一個具有延遲鎖相迴路時脈產生器的類比/數位轉換器

An Analog-to-Digital Converter with DLL Clock Generator

蘇逸霈(Yi-Pei Su)

指導教授 ： 陳信樹

國立臺灣大學/電機資訊學院/電子工程學研究所/碩士(2006年)

https://doi.org/10.6342/NTU.2006.10433

摘要

隨著無線通訊系統及各種手提式消費電子產品盛行，對於具備高速及高解析度積體電路的需求已經是不可或缺。雖然現今的許多應用產品都是利用數位信號處理 (DSP) 來解決傳送訊號的問題，但是在接收到的訊號及數位信號處理系統之間仍然需要一個類比/數位的轉換介面，也因此類比/數位轉換器便扮演了一個重要的角色。

這篇論文中，我們運用電容錯誤平均技術結合前瞻決定技巧 (capacitor error-averaging technique with look-ahead decision) 實現了一個高解析度、高速的管線式類比/數位轉換器。電容錯誤平均技術在時脈上需要三個相位(傳統的管線式類比/數位轉換器僅需要兩個相位)，在速度上會有所限制。但前瞻決定技巧若應用在三個相位的系統上卻恰好能夠使得放大器擁有一整個相位的時間來讓輸出值穩定(settle) (傳統的管線式類比/數位轉換器只能利用一部分的相位)。為了要產生所需要的三個相位，我們在晶片中使用了兩種不同的時脈產生器。其中一種是由二進位計數器及非重疊電路所組成。另一種是由延遲鎖相迴路組成。

這兩顆類比/數位轉換器都是使用 TSMC 0.35 μm, 5-V, 2P4M 互補式金氧半製程。使用二進位計數器的類比/數位轉換器，它的 DNL 為 +1.12 / - 1 LSB，INL 為 + 4.63/ -4.63 LSB，SNR 為 68.48 dB，THD 為 78.03 dB，SNDR 為 68.03 dB。使用延遲鎖相迴路的類比/數位轉換器，它的 DNL 為 +1.12 / - 1 LSB，INL 為 + 4.63/ -4.63 LSB，SNR 為 68.48 dB，THD 為 78.03 dB，SNDR 為 68.03 dB。它們的面積分別為 10.8 mm2。

關鍵字

類比/數位轉換器

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參考文獻

[1] Application Note of “AN634, Pipeline ADCs Come of Age” Maxim Inc., 2000.

[2] Data sheet of “AD9887, dual interface for flat panel displays,” Analog Devices Inc., 2001.

[4] B.Razavi, “Principles of Data Conversion System Design” IEEE Press 1995

[5] T. Cho and P. R. Gray, “A 10 b 20 Msamples/s, 35 mW pipeline A/D converter,” IEEE J. Solid-State Circuits, vol. 30, pp. 166–172, Mar. 1995

[6] F. Maloberti, F. Francesconi, P. Malcovati, and O. J. A. P. Nys, “Design considerations on low-voltage low-power data converters,” IEEE Trans. Circuits Syst. I, vol. 42, pp. 853–863, Nov. 1995.