正交分頻多工系統(OFDM)近幾年來已被廣泛的應用在許多先進的數位訊號處理應用中。由於它提供一個有效的方法來消除多路徑環境下的衰減,因此正交分頻多工系統的運算複雜度也比傳統的分頻多工系統(FDM)相對的提高。 雖然快速傅立葉轉換處理器在正交分頻多工系統中有很重要的地位,然而它也是在系統中耗費最多硬體資源及擁有高運算複雜度的模組。 在IEEE 802.16 e的規格中,快速傅立葉轉換處理器必需能支援 128、512、1024、2048 點的傅立葉轉換,且能使用在多輸入多輸出(multiple-input multiple output)的系統中。然而隨著天線數的增多,使用傳統的方法將使得快速傅立葉轉換處理器的各數隨著天線數增多,如此將會大幅增加晶片的面積。本篇論文即是將四個平行的傅立葉轉換處理器做了改良,利用資源共享的方式,將原本需要四個處理器的架構變成只需要用一個,不用大幅增加硬體的複雜度,卻可達到減小面積的目標。 此外,我們使用單延遲回授的傅立葉轉換器的架構搭配二的三次方基數演算法以及二的四次方的基數演算法來設計,以減少複數成法器的數目。而在複數乘法器以及記憶體的讀寫上也做了改良,已達到降低面積與功率損耗的目標。