以FPGA實作40 Gbps超高速先進先出佇列 -- 資料交換機控制單元 The FPGA Implementation of a 40Gbps Ultra High Speed Queue – Data Switch Controller and DeQ Method

The FPGA Implementation of a 40Gbps Ultra High Speed Queue – Data Switch Controller and DeQ Method

盧志憲(Chih-Hsien Lu)

指導教授 ： 張正尚

國立清華大學/電機資訊學院/通訊工程研究所/碩士(2008年)

https://doi.org/10.6843/NTHU.2008.00677

摘要

當OC-192(10-Gbps)規格在現行網路傳輸技術中的使用漸趨成熟及廣泛的同時，光學網路會(OIF, Optical Internetworking Forum)亦已經完成OC-768 (40-Gbps)的規格制定[1]，是現今唯一的40-Gbps的標準規格，而IEEE業已開始著手於將40-Gbps技術佈建於乙太網路(Ethernet)上的準備。同時為了能確實的提升頻寬的使用效率，其相對應之周邊支援元件亦須同時進行效能上的提升，而其中尤重要者「高速記憶體」適足以影響整個40-Gbps技術在網路上的表現。「高速記憶體」除了必須在速率上能完全的追上網路的傳輸速率，其儲存資料的容量亦關鍵著整個網路的可靠性(reliability)，也因此針對高速記憶體效能的追求亦同時展開。
在本篇論文中，我們將透過可程式化邏輯閘陣列晶片(FPGA)具有之高速低容量SRAM特性與DDR SDRAM之低速高容量DRAM特性的結合，創造出容量遠大於SRAM，且速度極快之先進先出(FIFO：First-in-First-out)超高速佇列(High-Speed-Queue)。而其中的關鍵即在於如何透過正確的控制訊號及時脈(clock)規劃，將依序到達的每一筆資料傳至正確的位置儲存，並從正確的位置順序讀出。由於此超高速佇列為數位同學共同研究的成果，所以在本論文中，除了在第一、二章對其理論架構及設計流程進行詳盡的介紹之外，亦將於第三章針對本人所負責設計的下列三部份分別詳述其工作原理：

□ 「資料交換器控制」單元(Data Switch Controller Unit)
□ 位址產生器(Address Generator)
□ DeQ程序(DeQ Method)

並於第四章針對全系統及上述各模組測試結果進行詳細的解說。

關鍵字

高速交換機 ； 先進先出佇列

並列摘要

無資料

並列關鍵字

bank-interleaving ； HASH(0x1d557c70)

參考文獻

[5]S. Iyer, A. Awadallah and N. McKeown, “Analysis of a packet switch with memories running at slower than line speed,” Proceedings of IEEE INFOCOM 2000.

[11] ISE 8.2i Quick Start Tutorial, Xilinx

[13] ChipScope ILA Software and Cores User Manual, Xilinx

參考資料

[1] System Packet Interface Level 5 (SPI-5): OC-768 System Interface for Physical and Link Layer Devices. 2002.