應用電漿佈植氮化及矽覆蓋層以提升具有矽化鍺或鍺通道之金氧半元件電特性研究

Application of plasma implantaion nitridation and Si cap layer to enhance electrical characteristic for MOS devices with SiGe or Ge channel

杜立偉(Wei-Li Du)

指導教授 ： 張廖貴術

國立清華大學/原子科學院/工程與系統科學系/碩士(2009年)

https://doi.org/10.6843/NTHU.2009.00758

摘要

摘要
為了持續改善元件的性能，金氧半元件之閘極氧化層(SiO2) 的厚度必須繼續縮小，然而極薄的閘極氧化層常伴隨著高的閘極漏電流，為了減少閘極漏電流，high-k 材料已被廣泛使用來取代二氧化矽作為金氧半元件的閘極介電層。然而，high-k 材料仍面臨一些技術性的挑戰例如像charge traping 和遷移率惡化…等問題。
所以為了克服這些因素才有了介面處理，以及通道利用可以提供較高遷移率的含鍺半導體材料，因為純鍺本身對矽而言，載子遷移率電子提升兩倍至於電洞可以提升四倍，對於元件傳輸可以大大得到改善。但是由於鍺的不耐高溫在400℃下產生易揮發的氣體且容易水解，對於元件的電特性會degradation，所以勢必要用其它鈍化方式來抑制鍺擴散並且維持含鍺通道元件的電特性。
為了提升含鍺通道元件特性，本論文首先針對矽鍺虛擬基板方面，以鍺濃度30%為基準，做不同堆疊的變換以期許找到抑制鍺擴散最佳結構，以矽鍺通道而言發現以tri-layer 的形式其漏電流較低graded 的形式其可靠度較佳；至於對純鍺通道而言，在不同矽鍺比例下的緩衝層做探討，但由於矽覆蓋厚度3nm 和介電層厚度2nm 太薄，在後續高溫退火PMA 800℃下無法有效阻擋鍺擴散，所以元件漏電流異常大而且發現隨著鍺的比例上升其情況較嚴重。
為了改善上述純鍺虛擬基板所遇到的問題，接著針對純鍺虛擬基板通道，在介電層厚度4nm 且PMA 700℃下，研究在不同矽覆蓋厚度下做的探討，發現到隨著矽覆蓋厚度上升，元件的基本電性和可靠度SILC 和Stress CV 都得到明顯改善，結果顯示在3nm 矽覆蓋厚度下特性較差而7nm 下為最佳。
最後為了進一部得到提升元件電特性，針對ALD 成長之HfAlO 為介電層，以電漿浸潤式離子佈植(PIII)的方式，從閘極上方摻雜N 至介電層中。從物性分析SIMS 觀察從閘極上方佈植氮離子是可行的，而且結果顯示，針對矽鍺虛擬基板而言在2.5KeV、10 分鐘下元件可靠度得到提升，至於在純鍺虛擬基板方面以3KeV、10 分鐘下元件EOT 可以達到微縮且可靠度也一樣得到改善。

關鍵字

矽化鍺或鍺通道 ； 電漿佈植氮化

參考文獻

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