- 學位論文
考慮多電壓之零時序差異時鐘樹合成方法
Zero Skew Clock Tree Synthesis with Multi-Voltage Consideration
摘要
能源消耗是一個重要的問題，我們以此來衡量電子產品的效能好壞與否。而動態電壓規劃是一個新的節省功率技術，用來滿足多樣化的產品規格需求。然而，在考慮多電壓的情況下，時序差異的掌控變的更加的困難。 這篇論文中，我們提出了一個全新的時鐘樹設計來解決多電壓下產生的時序差異問題，一種能有效降低時序差異的時鐘樹合成方法，除了使用傳統的負載匹配技術來解決內部的時鐘樹的時序差異之外，我們依據元件所給定不同的供應電壓下，使用多工器與延遲匹配 (delay matching) 技術，來平衡跨區塊時鐘樹在不同供應電壓下的時序差異。更詳細來說，我們根據各模組在不同電壓狀態下，給予相對應的控制信號，使用多工器來選擇時鐘訊號所經過的路徑。並補償各種電壓狀態下所經過的路徑延遲，來使得不同電壓區間的時序差異能降到最小。 我們展現出的研究成果可以有效地減少整個時鐘樹的最大時間延遲以及最大時序差異。與之前只使用負載匹配建置的傳統時鐘樹比起來，我們的方法能夠有效率的改善整個時鐘樹的最大時序差異。
並列摘要
Power consumption is an important factor to evaluate the performance of electronic devices. Dynamic voltage scaling is a new power saving technique to provide different modes for various performance requirements. However, due to multiple voltages, the clock skew control becomes very difficult. In this thesis, we proposes a new clock tree synthesis algorithm to deal with this problem. In addition to use traditional load-matching to eliminate the intra-tree clock skew, we use delay matching combined with multiplexing to eliminate the inter-tree clock skew in different modes. In our work, we use control signals to select clock paths of multiplexors under different voltage modes. Then, we insert delays to clock paths to eliminate the clock skews under different voltage modes. Experimental results consistently show that our approach achieve good results in terms of clock tree latency and clock tree skew. Compared with the traditional load matching clock tree, our approach provides a better clock skew control.