基於RISC-V架構之脈動陣列一維卷積運算研究

Implementation of 1-D Convolution in Systolic Array based on RISC-V Architecture

蔡佳諭(Tsai Chia-Yu)

指導教授 ： 黃文吉

國立臺灣師範大學/理學院/資訊工程學系/碩士(2022年)

https://doi.org/10.6345/NTNU202201366

摘要

現有Edge端裝置由於產品定位原因，多數運算能力不足以應付AI模型應用程式，也因此裝置搭配硬體AI加速器，來使其足夠運算AI模型的方式成為此困境的解決方法之一。
本論文研究基於RISC-V架構下的硬體AI加速器平台Gemmini，透過RISC-V中的custom指令為基礎，設計可利用加速器進行運算的一維卷積運算程式，使得此加速器平台能廣泛應用於類神經網路中。
本論文將設計的程式執行於包含Gemmini平台的FPGA上，以Clock Cycles作為運算速度依據，比較模型運算時使用加速器與否的差別，以及直接使用Gemmini，與重排資料後再使用Gemmini執行一維卷積運算的速度差距，藉由此兩種比較，驗證Gemmini的加速效果及直接使用其運算1-D CNN的可行性。

關鍵字

深度學習加速器 ； 一維卷積運算

並列摘要

none

並列關鍵字

Gemmini ； RISC-V ； Systolic Array

參考文獻

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