AES 加解密系統之硬體設計

Hardware Implement of AES

蔡維仁(Wei-Ren Tsai)

指導教授 ： 王鵬華

國立臺北大學/電機資訊學院/通訊工程研究所/碩士(2008年)

摘要

在本篇論文中，我們研究AES 加密和解密的演算法，從硬體的角度分析各
個模組，找出各種演算法節省各個模組的硬體電路，最後整合在一起設計出AES
加解密運算器，以節省許多的硬體成本。在我們的設計中，我們選定明文和金鑰
為128 位元，回合次數為10 這一組參數來做分析與實現。
在SubByte 和InvSubByte 的部份，我們使用運算的方式代替原本的查表法，
藉由此方式節省儲存的空間。在MixColumn 和InvMixColumn 的部分使用新的
演算法代替原本的兩個8 位元矩陣乘法，在KeyExpasion 的部分我們使用
on-the-fly 的方式在每回合計算下回合的金鑰。最後合成硬體的部份，使用
ModelSim 和XlinixISE 來計算電路的閘數 (閘數)。

關鍵字

加解密 ； 硬體設計

並列摘要

In the thesis, we discuss the algorithms in AES for hardware implementation. We
evaluate various methods for each component to reduce hardware circuit, and finally
put them together. We could save hardware by proposed method.
For the modules of SubByte and InvSubByte, we save the storage by carrying
out the inverse in finite filed, instead of looking up table. We use new methods for
matrix multiplication in MixCloumn and InvMixCloumn. We calculate the round key
on-the-fly and save a large amount of storage for storing these round keys. The
algorithms are simulated by C and implemented by Verilog. We use ModelSim and
XlinixISE for compiling the Verilog codes and synthesizing the circuits for gate-count
report.

並列關鍵字

AES

參考文獻

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