摘要
System Verilog是一個整合設計與驗證的程式語言，使晶片的設計與驗證的流程得以在單一的語言完成，在本文中，我們介紹了CRV(Constraint-Random Verification)驗證方法與階層式驗證環境的概念，並介紹基於System Verilog之驗證用函式庫－VMM，利用標準的驗證函式庫進行系統電路驗證環境之建置，透過標準化的驗證環境可快速的建立可重複使用與易於修改的驗證環境。
關鍵字
無資料延伸閱讀
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