以0.18um CMOS 積體電路技術設計250MHz 4Kb 靜態隨機存取記憶體

A 250MHz 4Kb SRAM Design in CMOS 0.18um Technology

郭明璋(Ming-Zhang Kuo)

指導教授 ： 陳中平

國立臺灣大學/電機資訊學院/電子工程學研究所/碩士(2005年)

https://doi.org/10.6342/NTU.2005.02714

摘要

這篇論文的主題是描述如何實現一個四千位元的靜態隨機存取記憶體電路。為了要達到可以在低工作電壓下正確地讀取資料，本文提出了一種改良式電流栓鎖感測放大器電路。這篇論文總共分為五個章節，其中第一章及第五章為導論及結論，在第二章裡，將會介紹整體靜態隨機存取記憶體的電路架構，同時也將介紹各個基本電路及其設計考量。

在第三章裡我們將分析感測放大器。 由於輸入阻抗的差異，感測放大器在時間延遲的表現上有很大的差別。同時也將介紹幾種常用的感測放大器並分析其優缺點以及對常用的電流栓鎖感測放大器作些微的修改使其適用於低工作電壓。
第四章裡詳述了電路實作，我們使用0.18um標準互補式金氧半製程實現一個四千位元的靜態隨機存取記憶體電路。我們所實現的靜態隨機存取記憶體電路讀取延遲時間為2.0557nS。晶片的主體佔了1.056002 ╳ 1.090342 mm2，當電路工作在250MHz的情況下，整個電路消耗了15.658毫瓦。

關鍵字

記憶體

並列摘要

Abstract
This thesis describes the implementation of a 4Kb static random access memory circuit. In order to correctly perform a read operation at low voltage, the current
latched sense amplifier is improved. This thesis is divided into five chapters. The first chapter is the introduction.
In the chapter 2, the architecture and the design considerations of SRAM are presented.
In chapter 3, we describe the sense amplifiers in detail. The difference of the
input resistance makes the delay differ a lot in sensing time.
Chapter 4 presents the circuit implementation. A 4Kb SRAM is implemented with a standard 0.18um CMOS process. The access time of SRAM is 2.0557ns. The core circuit of the chip occupies 1.056002 ╳ 1.090342 mm2 and it consumes
15.658mW when working at 250MHz.

並列關鍵字

SRAM

參考文獻

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