可以位元交錯擺放之二八奈米超低電壓靜態隨機存取記憶體之設計與比較研究

Design and Comparative Study of 28nm ULV Bit-Interleaved SRAM Cells

林軒宇(Xuan-Yu Lin)

指導教授 ： 王進賢

國立中正大學/工學院/電機工程學系/碩士(2015年)

摘要

由於製程的先進，單位面積中可放進的記憶體細胞元愈來愈多，以至於發生多位元錯誤(multiple-bit error)的機率也增加，然而此類錯誤若要交由ECC來解決，會需要更多的檢查位元，會造成系統額外的負擔，而位元交錯擺放的技術，既是為了減少此問題發生的機率而提出的技術，但是此技術卻造成記憶體有了半選擇(half select)的問題。
為了解決半選擇問題，近年來有很多細胞元架構被提出，但是礙於其各次所使用的製程不同，最低操作電壓也不同，額外的控制電路需求也不同，著實無從比較各個細胞元架構在先進製程中(28nm)的優勝劣敗。
本論文提出了一套Noise Margin-Aware的設計流程，在UMC 28nm製程下，以相同最低操作電壓(最差SNM皆相同)為主幹，在相同的PVT變異條件下，對各個細胞元架構重新做尺寸調整，得到在相同最低操作電壓下，各細胞元的佈局面積(Bit cell layout)。
最後再透過記憶體陣列(Memory array)的實做，以及晶片佈局評估，觀察其周邊控制電路所必須付出的功率以及面積，進而得知各細胞元架構其優缺點，以及適用環境。

關鍵字

交錯位元儲存 ； 靜態隨機存取記憶體 ； 超低電壓

並列摘要

無資料

並列關鍵字

ULV ； Bit-Interleaving ； SRAM

參考文獻

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