低面積之可調多路徑FFT處理器設計

An Area-Efficient Adaptive Multi-path FFT Processor

謝明廷(Ming-Ting Hsieh)

指導教授 ： 李宗演

國立臺北科技大學/電資學院/電腦與通訊研究所/碩士(2012年)

摘要

本文提出一個應用於動態可重組FPGA上之可調路徑FFT處理器，利用動態可重組技術使FFT處理器能靈活的在各種不同點數與路徑數之間做切換而不影響整體MIMO-OFDM系統之運算，讓系統能有效的在不同的通訊協定之間做轉換。該處理器可切換成4組2路徑、2組4路徑或是1組8路徑的運算模式，在運算點數部分則可分別切換成64、128或256點運算的FFT處理器，此外為了減少因MDF架構而所增加的硬體資源，文中以旋轉因子較為規律的FFT Radix-2演算法為架構基底，將路徑中所有的複數乘法器預先轉換成硬體資源較少的可重組的位移與加法電路，利用可重組FPGA精簡的配置需要的組合至電路上，達到減少硬體資源使用之目的。在實驗中平均約可省下FPGA上26.18%的Slice資源，並且在架構中無需使用儲存旋轉因子的記憶體空間。

關鍵字

Partial Dynamic Reconfiguration ； FPGA ； FFT ； MIMO-OFDM

並列摘要

In this work, we propose an architecture for adaptive multi-path Fast Fourier Transform (FFT) processor using Partial Dynamic Reconfiguration (PDR) FPGA devices. Reconfiguration technology provides the flexibility of switching FFT points and paths without compromising integrity of the Multiple Input Multiple Output-Orthogonal Frequency Division Multiplexing (MIMO-OFDM) system, enabling us to target different wireless protocol for conversion. The proposed architecture is easy to switch a 8- path, 4- path and 2- path FFT processor with variable-length including 256, 128, and 64 points for MIMO-OFDM systems. Furthermore, in order to reduce the hardware resources in the Multi-path Delay Feedback (MDF), we convert all the complex multipliers in FFT processor to the constant multiplier, eliminating the ROM used to store twiddle factor and the complex multiplier resources. In our experiments, not only can we save about 26.18% of the resources on the Slice, but we also eliminate the need to use any ROM on FPGA.

並列關鍵字

Partial Dynamic Reconfiguration ； FPGA ； FFT ； MIMO-OFDM

參考文獻

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