應用動態可重組FPGA實現可變長度FFT處理器設計

Design of Adaptive-Length FFT Processor using Dynamically Reconfigurable FPGA Devices

江長霖(Chang-Lin Jiang)

指導教授 ： 李宗演

國立臺北科技大學/電資學院/電腦與通訊研究所/碩士(2012年)

摘要

近年來如何應用現場可程式化閘陣列(Field Programmable Gate Array, FPGA)的動態部分可重組(Dynamic Partial Reconfigurable, DPR)功能為一個重要的研究議題，DPR FPGA允許在不同的時間利用相同的可重組區域來執行不同硬體功能，因此有效提升硬體的使用率，並降低FPGA面積的使用，在此研究方向下，以往都偏向理論上的研究，實際應用的例子不多。本文以DPR FPGA做為設計平台，配合正交分頻多工(Orthogonal Frequency Division Multiplexing, OFDM)的快速傅立葉轉換(Fast Fourier Transform, FFT) 做應用。在OFDM中，各種不同的通訊系統會有不同點數的調變與解調變轉換點數，常見的FFT點數有16、32、64、128、256、512、1024、2048、4096與8192點，在如此多的轉換點數下，設計一個可變長度的FFT可以直接切換所需的點數做通訊的傳輸。PR可以做為切換的媒介，將各點數FFT規劃為PR模組，需要何種點數的FFT直接將模組切換就能達到點數切換，在以往可變長度FFT設計，將所有點數所需硬體設計於同一模組下，利用PR可以將以往的設計所需硬體面積平均降低18.31%，在記憶體部分亦至少降低27.85%，並且平均減少25.07%功率消耗，若有不同點數的FFT時僅需將新的點數以PR模組設計就能加入至本文所設計的可變長度FFT處理器中。

關鍵字

部分可重組 ； FPGA ； 快速傅立葉轉換 ； 正交分頻多工

並列摘要

Recently, the application of Dynamic Partial Reconfigurable (DPR) Field Programmable Gate Arrays (FPGAs) becomes an important research topic. The DPR FPGAs allow using the same reconfigurable region to configure different task functionality at different time domains, and does not affect other tasks execution. Therefore, the utilization of hardware resource can be promoted then the used FPGA area can be reduced. In this work, we use the property of DPR FPGAs to implement Orthogonal Frequency Division Multiplexing (OFDM) Fast Fourier Transform (FFT). In different OFDM communication systems, they have different transform points, such as 16、32、64, 128, 256, 512, 1024, 2048, 4096, and 8192 points. In conventional design, the designs of variable-length FFT include all the hardware of FFT points in the same module, or has more complex selection circuit of FFT point. Therefore, we design an adaptive-length FFT processor by DPR FPGAs. The experimental results show that the proposed method can reduce 18.31% of hardware resources on average, 27.85% of memory resources on average, and 25.07% of dynamic power consumption on average.

並列關鍵字

Partial Reconfigurable Systems ； FPGA ； Fast Fourier Transform ； OFDM

參考文獻

[6] 謝坤峰，應用於動態可重組系統之硬體排程器設計，碩士論文，國立臺北科技大學電腦與通訊研究所，臺北，2011。

[7] 曾筱君，可重組系統之通用型硬體內文儲存設計，碩士論文，國立臺北科技大學電腦與通訊研究所，臺北，2010。

[4] 胡哲郕，應用於FPGA可重組系統之多策略即時硬體工作配置與內文切換設計，博士論文，國立臺北科技大學電腦與通訊研究所，臺北，2011。

[5] 程固一，應用於可重組系統之低記憶體可用空間紀錄方法，碩士論文，國立臺北科技大學電腦與通訊研究所，臺北，2009。

[8] J. W. Cooley and J. W. Tukey, “An Algorithm for the Machine Calculation of Complex Fourier Series,” in Proc. of Mathematics of Computation, Vol. 19, pp. 297-301, Apr. 1965.