利用部分重組態現場可程式化邏輯陣列平台實作有限脈衝響應數位濾波器

Implementation of Finite Impulse Response Digital Filter Using Partial Reconfigurable FPGA Platform

楊友仁(Yu-Jen Yang)

指導教授 ： 黃朝章

元智大學/資訊學院/資訊工程學系/碩士(2009年)

摘要

本論文提出一個平行架構的有限脈衝響應系統設計，可利用部分重組態動態
變換階層，來達成高彈性、高效率、組態時間縮短。
本論文實作方面是採用Xilinx ISE 9.2i 以Verilog 硬體描述語言來完成此架
構，之後以FPGA 進行功能模擬和計算數值驗證。模擬驗證正確後，利用Xilinx
Planahead 9.2 將整體架構合併成完全組態電路檔以及部分重組態電路檔，然後利
用iMPACT 將完全組態電路檔下載至FPGA 上進行驗證，並將部分重組態電路
檔下載後觀察部分重組態達到的時間縮短效果。

關鍵字

有限脈衝響應 ； 部分重組態 ； 平行處理

並列摘要

This paper presents a parallel FIR(Finite Impulse Response) filter system
design ,using PR(Partial Reconfiguration) to change tap of FIR ,which can achieve
high flexibility , high performance ,and shorten the time of configuration.
In the present thesis, we use the Verilog HDL within Xilinx ISE 9.1i design
tool to complete this architecture. After that, we use FPGA for function simulation
and verify computation data. Until simulation result is correct , using Xilinx
Planahead 9.2 to merge all of the architecture ,it generates full configuration circuit
file and partial reconfiguration circuit file. Then, to verify by using iMPACT to
download full configuration circuit file to FPGA, and download partial
reconfiguration circuit file to observe the advantage of shorten time of configuration
by using partial reconfiguration.

並列關鍵字

Finite Impulse Response ； Partial Reconfiguration ； Parallel processing

參考文獻

Dynamic Partial Reconfiguration”, ISCAS 2006

[3] Yeong-Jae Oh, Hanho Lee. “Chong-Ho Lee A Reconfigurable FIR Filter Design

[4] “Virtex-5 FPGA User Guide”, January 9, 2009

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Englewood Cliffs, NJ, 1975