單電源低電壓8T靜態隨機存取記憶體

A Single-Supply Low-Voltage 8T SRAM Cell

陳冠廷(Kuang-Ting Chen)

指導教授 ： 張孟凡

國立清華大學/電機資訊學院/電機工程學系/碩士(2008年)

摘要

當製成技術不斷的演進，靜態隨機存取記憶體電路設計會著重於低電壓和高速的目標去設計。然而，對於低電壓記憶體電路設計，寫入失敗和讀取干擾的問題會限制住傳統6電晶體(6T)靜態隨機存取記憶體的最低操作電壓，因此才需要去設計良好的寫入能力跟讀取能力的記憶體胞。

在此篇論文中，我們提出新穎單電源8電晶體(8T)靜態隨機存取記憶體。8T隨機存取記憶體是利用不同的電壓偏壓來供給記憶體胞，此設計可以用來幫助資料成功寫入記憶體胞。而8T隨機存取記憶體的電路結構也採用位元線來供給記憶體胞電壓。另外，為了提高8T靜態隨機存取記憶體讀取的穩定性，我們也提出提高位元線的電路設計來配合應用在8T隨機存取記憶體上。提高位元線相當於提高8T隨機存取記憶體的供給電壓，進而來改善讀取靜態雜訊邊界。利用提高位元線電路設計與傳統6T隨機存取記憶體比較，可以改善19.7%讀取靜態雜訊邊界在供給電壓為0.5V時。為了設計在奈米製成技術和低功率下，我們也採用了分割位元線和分割位址線架構來實現我們的晶片設計，利用分割位元線和分割位址線架構，可以分別增快寫入和讀取的速度。更進一步，我們用45奈米CMOS技術製作39Kb靜態隨機存取記憶體晶片，並且量測出8T靜態隨機存取記憶體的最低供給電壓低於6T靜態隨機存取記憶體的最低供給電壓210mV。

關鍵字

靜態隨機存取記憶體 ； 低電壓

並列摘要

Write failure and read disturb limited the minimum operation voltage (VDDmin) of SRAM. We proposed a single supply 8-transistor SRAM cell with improved write margin (WM) and read-static noise margin (RSNM) to achieve low operation voltage.The proposed 8T SRAM cell employ differential data-aware supply voltage, which is supplied by a bitline pair, to enlarge its write margin. In addition, a bitline-boost scheme is proposed to improve read stability of the proposed 8T cell. Two 39Kb SRAM macros, 6T and proposed 8T, were fabricated using a 45nm CMOS technology. The measured VDDmin of our 8T SRAM macro is 210mV lower than that of 6T SRAM macro.

並列關鍵字

SRAM ； Low Voltage

參考文獻

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