熱能限制下的晶片堆疊規劃

Chip Stacking in SiP Designs under Thermal Constraint

林昌博(Chang-Po Lin)

指導教授 ： 黃婷婷

國立清華大學/電機資訊學院/資訊工程學系/碩士(2006年)

摘要

隨著製成的進步，晶片及匯流排間的評寬需求量越來越大，但是封裝技術的進步已經不再能夠滿足這種需求了，並且這種需求的鴻溝越來越大。在另一方面，將系統整合在同一個晶片的需求也越來越大，其中一種解決方法就是System-on-Package(SOC)。但是因為要將不同製程的的晶片整合在單一晶片的難度非常高，導致SOC的良率非常的低。為了因應頻寬以及整合上的需求，System-in-Package(SiP)技術就被發展出來了。基本的SiP概念就是將每個晶片在最適合它的製成下製造完成後再使用封裝技術將不同的晶片整合在同一個封裝內。
在之前的研究中，我們看到有關於如何在三度空間的考量下對晶片做樓層規劃並且同時考量熱能的產生的研究。也有看到有關如何將晶片堆疊及旋轉規劃並且解決晶片間的繞線的問題的研究。卻沒有看到可以同時解決熱能問題以及規劃晶片堆疊以及旋轉的研究存在。
在本篇論文中，我們將會展示一個應用在SiP技術且非常有效率並且可以考量到過熱問題的晶片堆疊規劃產生器，以及能夠有效的減少底層PCB版繞線層數的使用量的底層繞線機。我們的演算法可以分成兩個階段，首先我們會將晶片堆疊起來，並確保沒有違反封裝場的設計限制以及沒有違反使用者的熱能限制。在第二個階段時，我們將會把晶片間對應的連接線接起來，並且將底層PCB版的使用層數降到最低。

關鍵字

晶片堆疊 ； 熱能限制

並列摘要

In this thesis, we will present an e®ective thermal-aware chip stacking planner and a
leadframe router to reduce the number of wiring layers in SiP designs. Our algorithm is
conducted in two stages. In the ‾rst stage, we place each of bare dies to a feasible location
and make sure that they do not violate the design rule and thermal constraints. In the
second stage, we route the interconnection of stacked dies so that the routing resource is
minimized.

並列關鍵字

SiP

參考文獻

[1] Albert W. Lin, Taiwan Foundry for System-In-Package (SIP)," Asia-South Paci‾c

Design Automation Conference, 2000.

Design Issues for 3D System-in-Package (SiP)," Electronic Components and Technology

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