利用閘堆疊式介電層及界面工程加強金氧半元件電性之研究

Electrical characteristic enhancement of MOS device with gate stack dielectrics and interfacial layer engineering

莊惠淇(Huei-Chi Chung)

指導教授 ： 張廖貴術

國立清華大學/原子科學院/工程與系統科學系/碩士(2007年)

https://doi.org/10.6843/NTHU.2007.00225

摘要

為了改善電晶體的操作速度，VLSI製程技術多年來一直以元件微縮為目標，由於氧化層微縮至2.0nm以下所導致的嚴重漏電流問題已由相同電容下擁有高物理厚度之高介電材料成功解決了，但熱穩定性不佳、和矽基板間相容性、和閘極有Fermi-level pinning的高介電材料也面臨了一些挑戰，然而如何選擇高介電材料才能改善這些問題是現今大家所探討的重要課題。
氮化界電層能夠阻擋外界來的雜質，改善元件電特性，已被許多學者研究討論，本論文中我們以電漿氮化方式(PIII)順利從閘極摻雜N於界電層中，發現調降離子能量能夠改善電漿對元件所帶來的傷害，並以摻雜前後XRD peak角度和閘極功函數(TaN~4.0eV)的變異度不大，驗證從閘極上方摻雜N是可行的方法。針對50nm的閘極厚度，以2.5keV的離子能量能夠使大部分N分佈於界電層上層，大大減少defect的產生，提升閘極/氧化層的barrier，擁有調降EOT至1.45nm、Jg降低3~4個order的能力。針對佈植時間而言，以15min最為恰當，能夠使界電層擁有足夠的N濃度阻擋外來的雜質，改善元件電特性。
High-k 材料和矽基板間相容性的問題一直廣被研究，在本論文中第二部分，我們以low-k SiO2/ high-k TiN stack dielectric來探討，由SILC、stress induced Vfb shift和Dit都可明顯得知以SiO2為緩衝層可以減少和矽基板間不連續接面產生，大大改善元件的穩定性。當Ti含量降至4.45%以下，緩衝層厚度2.0nm時，可以抵擋大部分Ti往矽基板擴散，亦使Ti完全和界電層鍵結，擁有較佳元件電特性，減少高電場下由未完全鍵結之高極性Ti6+所導致的phonon-assisted current。然而在沉積完界電層後的退火活化以高溫PDA900℃擁有最佳的元件熱穩定性。
本論文的第三部分延續第二部分元件為基本結構，進一步內嵌入AlN或以AlN取代緩衝層，目的在於期望AlN提供更大阻擋Ti往矽基板擴散的能力。針對0.5nm TiN/內嵌入AlN 0.5nm/1.0nm SiO2 stack成功得降低了Ti和矽基板的鍵結，改善了元件的穩定性。然而以AlN為緩衝層，從遲滯、Stress CV、Dit卻明顯觀察到有增加的趨勢，驗證了以矽化物為緩衝層對元件熱穩定的重要性。

關鍵字

高介電材料 ； 氮化介電層 ； 堆疊式介電層

參考文獻

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