電荷陷阱式快閃記憶體元件中堆疊矽化鍺於穿隧氧化層與高介電儲存層之電荷分佈模擬研究

Simulation of SiGe Stacked in Tunneling Layer and Charge Distribution of High-K Charge Trapping Layer in Charge-Trap Flash Device

葉宗浩(Zong-Hao Ye)

指導教授 ： 張廖貴術

國立清華大學/原子科學院/工程與系統科學系/碩士(2008年)

摘要

本論文分為兩個重點，第一個是以矽化鍺堆疊在電荷-缺陷型式 快閃記憶體之穿隧氧化層，研究這樣的結構對於元件工作特性所造成 的一些影響，在這個部分我們分為幾個部份作為探討主題，首先探討 的是堆疊矽化鍺濃度對於元件效能的影響，接著是堆疊材料不同對於 工作效能的影響，分別就三種不同的半導體材料做研究，分別是矽、 矽化鍺以及砷化鎵。 另外，由於矽化鍺堆疊在電荷-缺陷型式快閃記憶體之穿隧氧化 層中勢必造成穿隧氧化層一分為二，也就是說載子必須經過兩次穿隧 才能到達儲存層，所以堆疊位置造成氧化層分配對於穿隧效果的影響 是我們下一個研究的主題。隨著時代演進，元件微縮是不可避免的， 所以我們也研究短通道時我們的元件工作效能是否會受到嚴重的影 響。 第二個重點我們將介紹以高介電材料堆疊作為電荷-陷阱型式儲 存之快閃記憶體的儲存層，在這部分我們將研究儲存層單層與雙層堆 疊結構在CHEI寫入時的一些電特性，並且就儲存層中電荷分佈做一些 簡單的探討。

關鍵字

快閃記憶體模擬

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參考文獻

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