利用元件特性以最小化老化效應對時序差異之影響

Using Cell Characteristics to Minimize the Aging Effect on Clock Skew

柯明杰(Ming-Chieh Ko)

指導教授 ： 黃世旭

中原大學/工學院/電子工程研究所/碩士(2011年)

https://doi.org/10.6840/cycu201100688

摘要

當今超大型積體電路設計中，時鐘閘是一個有效的降低動態功率消耗
的重要技術。在循序電路中，時序差異的最小化一直是時鐘合成樹的重點。
然而隨著製程越來越進步，元件面積相對也越來越小，在這情況下，逆偏
壓溫度效應也會越來越明顯，此效應下會造成PMOS 電晶體衰退的現象產
生，相對的也造成整個時鐘閘合成樹老化的現象，讓其元件的傳輸時間、
輸出的轉換時間增大，進而影響時鐘閘合成樹的功率消耗、延遲時間和時
序差異，而導致性能降低。
因此，考慮元件老化效應造成電路整體性能下降，成為一個重要的課
題。在本篇論文中，為了建立時鐘閘合成樹，我們詳細的分析元件特性表，
並提出一個方法利用輸入轉換時間的限制條件讓其功率不會因為老化效應
而產生大幅的消耗，並達到其電路老化後時序差異最小化的結果。實驗結
果顯示，我們的方法確實有達到效果。

關鍵字

時鐘閘 ； 時鐘樹 ； 元件特性表 ； 時序差異 ； 逆偏壓溫度效應

並列摘要

In today’s VLSI design, clock gating is an effective approach to reduce dynamic
power consumption. On the other hand, clock skew minimization is an
important topic in clock tree synthesis. As the process technology advances,
Negative Bias Temperature Instability (NBTI) effect becomes serious. The
NBTI effect will make the recession of PMOS transistors and results in the
phenomenon of aging trees. Under the NBTI effect, the transmission time and
output transition time of each clock gate increases as time goes by. As a result,
the NBTI effect causes a change in the power consumption and the clock skew.
Therefore, there is a demand to consider the NBTI effect in the clock tree design.
In this thesis, we analyze the device characteristics table in detail. Based on our
analysis, we propose an approach to use cell input transition time bound to
control the power consumption and the clock skew. Experimental result show
that our approach works well in practice.

並列關鍵字

Clock Gating ； Clock Tree ； Negative Bias Temperature Instability ； Cell Look-up Table. ； Clock Skew

參考文獻

[5] Weixiang Shen, Yici Cai, Xianlong Hong, Jiang Hu, “Gate Planning During

“Critical-PMOS-Aware Clock Tree Design Methodology For Anti-Aging

[1] Teng Siong Kiong; Soin, N., “Low Power Clock Gates Optimization for

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