運用六標準差步驟與實驗設計於半導體電子元件PDIP之脫層現象不良率改善

To Apply Six-Sigma Steps and DOE Techniques in improving Delamination Deviations of PDIP Package of Semiconductor

許晉榮(Jin-Rung Shiu)

指導教授 ： 陳啟政

國立屏東科技大學/管理學院/企業管理系所/碩士(2009年)

https://doi.org/10.6346/NPUST.2009.00083

摘要

本研究旨在運用六標準差品質系統之（DMAIC）手法，作為品質改善專案的進行步驟，結合實驗設計（DOE）技術，藉著變異數分析為方法，找出影響製程能力的重要因素及最佳製程能力條件組合，比較改善前與改善後之產出不良率，進行最佳參數製程能力之驗證，並將最佳參數標準化列為管制項目；作為管理者進行每一次品質改善決策時，快速且有效有益之決策依據。
　　故本研究期望建立乙套可靈活運用於屬性別不同之製造商之上，模式設計上以結合「六標準差品質系統」與「實驗設計」品質改善方法，目的在於優化、提昇與導入產品良率改善機制，用以預防最終結果可能發生不符顧客或公司目標。

關鍵字

六標準差 ； DMAIC ； 實驗設計 ； 變異數分析 ； 良率

並列摘要

The study integrates Six-Sigma D-M-A-I-C and design of experiments （DOE） techniques in process capability improvement in Semiconductor PDIP Package Delamination Deviations. The process begins by identifying the critical quality characteristics and process variables. “DOE” plays pivotal role in Six Sigma implementation, including the fish-bone chart, analysis of variance （ANOVA）, defining critical process factors （CF） to determine the best process control parameters and tolerance setting. Yield measurement and improvement are used to standardize the optimum operating parameters.
　　The major contribution of this study is establishing an application model appropriate to local enterprises. This model is combined with the DMAIC and DOE techniques to promote and sustain built-in capabilities and organizational culture changes. This study uses the Delamination Deviations in the Semiconductor PDIP Package as a case study to prove the model’s applicability and suitability.

並列關鍵字

Six Sigma ； DMAIC ； DOE ； ANOVA ； Yield

參考文獻

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