時脈產生器之分析與設計於65奈米CMOS技術

Analysis and Design of Clock Generators in 65-nm CMOS Technology

李宜庭(I-Ting Lee)

指導教授 ： 劉深淵

國立臺灣大學/電機資訊學院/電子工程學研究所/博士(2013年)

https://doi.org/10.6342/NTU.2013.10157

摘要

時脈產生器廣泛運用於通訊系統及數位訊號處理器，來做為類比數位轉換器的參考頻率或者有線、無線收發器的時脈。功率消耗相位雜訊以及工作頻率為時脈產生器的關鍵效能。在電路的實現方面，微小化的CMOS 技術雖然帶來效能的提升，原件的不理想性卻阻礙了更高的品質。克服不完美且設計出擁有卓越效能的時脈產生器是我們所追求的。

首先，以低相位雜訊及低功率消耗的鎖相迴路實現了一個時脈產生器。我們提出了一個無除頻器，次諧波注入並能自我校正注入時間的鎖相迴路。由於運用時間校準相位偵測器，得以自動校正注入時間並且省掉了除頻器。這個次諧波注入的鎖相迴路達到了低功耗且低相位雜訊的特性。
其次，提出了一個回收使用漏流的鎖相迴路來降低功耗及縮小面積。漏流回收技術是用在以薄氧化層PMOS電容實現迴路濾波器的鎖相迴路。高電容密度的薄氧化層PMOS電容減小了晶片面積。在奈米CMOS製程之下，鎖相迴路中PMOS電容的漏流被回收利用來供給能量給壓控震盪器，除頻器及雙模頻率相位偵測器。漏流回收電路不但減少了功耗且補償了漏流來穩定迴路。

最後，除了以低雜訊、低功耗為特點的時脈產生器之外，針對未來的應用，還提出了兩個高速的注入鎖定除頻器。我們以π型LC網路實現兩個G頻帶的注入鎖定除頻器，而π型LC網路提高了工作頻率。論文內容包含頻率增益分析以及設計考量，且對vias及走線於電感值及品質因素的影響也有所討論。

關鍵字

時脈產生器

並列摘要

無資料

並列關鍵字

Clock Generators

參考文獻

[2] K. Roy, S. Mukhopadhyay, and H. Mahmoodi-Meimand, “Leakage current mechanisms and leakage reduction techniques in deep-submicrometer CMOS circuits”, Proc. IEEE, vol. 91, no. 2, pp. 305-327, Feb. 2003.

[3] S. Yang, W. Wolf, N. Vijaykrishnan, Yuan Xie, and W. Wang, “Accurate stacking effect macro-modeling of leakage power in sub-100nm circuits”, Int. Conf. on VLSI Design, pp.165-170, 2005.

[4] X. Gao, E. A. M. Klumperink, G. Socci, M. Bohsali, and B. Nauta, “A 2.2GHz sub-sampling PLL with 0.16psrms Jitter and -125dBc/Hz In-band phase noise at 700μW loop-components power,” Symposium on VLSI Circuits Dig. Tech. Papers, pp. 139–140, June 2010.

[5] C. F. Liang and K.J. Hsiao, “An injection-locked ring PLL with self-aligned injection window,” ISSCC Dig. Tech. Papers, pp. 90-92, Feb. 2011.

[6] J. Lee and H. Wang, "Study of subharmonically injection-locked PLLs," IEEE J. of Solid-State Circuits, vol. 44, pp. 1539-1553, May 2009.