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應用於電池儲能系統雙向電力潮流直流轉換器之建模與實現

由於潔淨式能源發電系統易受天候之影響，因此發電量不可預測且較為不穩定，例如太陽能發電及風力發電系統。若於潔淨式能源發電系統中加入適當儲能緩衝將有助於系統之安全運轉與供電品質之提升。本文主要研究目的在於提出一高性能之雙向電力轉換器，作為電池儲能系統之高壓側直流鏈與低壓側電池端能量轉換介面。 基本上，本論文之主要貢獻有三點，茲分述如下：首先本文提出一適用於電池儲能系統之雙向直流轉換器，電路主要特色為高壓側採用電容串聯方式，以降低各個功率開關截止時所承受跨壓，而低壓側則以電感並聯方式，以分擔低壓側大電流，進一步減少功率開關導通損失，且此電路拓樸具有高壓側電容自動均壓及低壓側電感自動均流特點。第二點貢獻則為針對本文所提雙向電力轉換器，分析其操作狀態與工作原理，更進一步推導出直流與小信號數學模型，故可知電路穩態特性並可作為閉迴路控制器之依據。第三點，本論文並實際製作出一額定功率為450W，高壓側直流鏈電壓300V以及低壓側電池電壓為25V之雛形系統。實測結果轉換器工作於降壓模式最高效率約93.4%，而升壓模式最高效率約為94.3%。

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適用於低壓分散式能源之新型高升壓比轉換器建模及並聯控制

近年來隨著油價高漲與環保議題受到關注，使得世界各國均積極推動替代能源分散式發電系統的開發。在小型分散式發電系統中，具有低電壓輸出特性的光伏電池與燃料電池，扮演著甚為重要的角色。本文之重點，即在針對此種低壓分散式能源提出具有高升壓比之高效率轉換器，以便將其提升至較高電壓以作為後級應用。本文首先針對高效率之目標，提出一新型多相升壓轉換器，其藉由順向式電路與倍壓電路的特性整合而得到低開關電壓應力、低導通週期、高升壓比與主動均流等優點。由於低開關電壓應力的電路特性，本文所提轉換器得以選用低額定電壓、低導通阻抗的功率元件以降低切換損失。而所提轉換器擁有的高升壓比能力則可避免開關工作週期過大、以有效地降低電路的導通損失、更有助於整體轉換效率的提升。基於相同的電路操作原理，所提新型轉換器的電路架構可拓展至三相、廣義n相以及另一種邱克型衍生電路。為了解本文所提新型轉換器的電路特性、本文除進行轉換器各工作模式的穩態電路分析之外，亦利用狀態空間平均技術推導得到直流、交流小訊號數學模型及其相對應的開路轉移函數，以供控制器補償與設計之用。再者，本文亦發展新型高升壓比轉換器的模組並聯系統，俾使所提轉換器更適用於具有低壓、大電流輸出特性的分散式能源。系統內各個高壓比轉換器模組除了保有原來的優良特性之外，整體系統的額定功率與可靠度亦能得到提升。針對此並聯系統，本文進一步提出並聯控制策略，以達到轉換器模組間負載電流之平均分擔、使系統在操作範圍內具有足夠的直流增益、增益交越頻率和相位餘裕。藉由所提轉換器本身優良的電路特性與並聯控制器的設計，本文所發展的高升壓比轉換器並聯系統能夠擁有較好的暫態響應及穩定性。最後，吾人依據理論分析的結果，實際製作一組規格為輸入電壓24V、輸出電壓200V、輸出功率400W的硬體電路用以驗證可行性。實測結果顯示所研製之轉換器並聯系統，其電能轉換效率於輕載至滿載的負載變化情況下皆保有93%以上，最高效率更能達到95.87%，而輸入電流漣波可降至50mA以下、模組間的平均電流誤差率低於5%。

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快速暫態響應之電源管理積體電路的設計與實現

動態電壓調節技術是手持式電子產品裡用來管理電源與性能最佳化的一個非常有效的解決方案。在本論文裡，首先提出一個整合式IC化，具有適應性開啟時間之超快速電流模式降壓型直-直流轉換器電路。本論文所提出之架構可以在穩態操作的時候依照輸入與輸出電壓去動態調整開關時間用以維持固定的切換頻率；在暫態的時候可以瞬時的改變切換頻率去維持快速的暫態響應。使用本論文所提出之架構，直-直流轉換器可以同時實現快速暫態響應與固定的切換頻率。IC量測結果呈現本論文所提出之直-直流轉換器可以在整個操作範圍裡面保持5% 切換頻率誤差。在負載電阻為10 Ω時，參考電壓追蹤速度分別為11.3 μs/V (輸出電壓從0.5追蹤到2.0 V) 與 13.3 μs/V (輸出電壓從2.0追蹤到0.5 V)。此外在50 mA與500 mA負載變動時暫態響應的回復時間皆低於15 μs。這樣的暫態響應速度比現有文獻裡面的直-直流轉換器都還快。 低壓降線性穩壓器是另一個在電源管理裡面非常重要的電路。穩定性是線性穩壓器設計時非常重要的考量之一。因此在本論文第二部份，提出了一個應用於解決線性穩壓器穩定性問題的主動式頻率補償電路。本電路可以解決穩定性的問題，且不需要依賴輸出電容的等效電阻。跟傳統的補償電路比較，本論文所提之電路可以大大的增進有效的電流乘積倍數達十倍以上，且不需消耗額外的功率。本電路可以產生一個低頻的零點，而且把寄生的極點推到更高頻去，因此所提出之穩壓器的頻寬可以大大的提升。此外穩壓器所需要的晶片電容值也可以從5 pF降低至0.4 p。本IC已於TSMC 0.35-μm process 成功的實現。在輸出電流150 mA的情況下整體電路僅需要27 μA之電流消耗，且壓降電壓為200 mV。實驗結果呈現出本論文電路暫態響應跟應用傳統補償電路之穩壓器相比快上十倍。

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適用於快閃記憶體之自我修復系統研究

深次微米積體電路製造技術的進步已推動著嵌入式記憶體(embedded memory)的使用，並且對於系統單晶片(SOC)以及系統級封裝(SIP)而言，嵌入式非揮發性記憶體(embedded non-volatile memory)的強烈需求也使得快閃記憶體(flash memory)逐漸地越來越重要。此外，隨著嵌入式記憶體容量與面積的增長，系統單晶片的良率逐漸被嵌入式記憶體的良率所主宰。然而，記憶體中由深次微米缺陷以及製造參數不確定性所導致的良率損失一直是最重要的問題。為了解決此一問題，使用備用記憶體修復被認為是一個很有效率的方法來提升記憶體良率。對於嵌入式記憶體而言，自我修復系統(BISR)更是一個符合成本效益的解決方案。然而，在快閃記憶體上實作自我修復系統並非是微不足道的問題。 近幾年來，對於記憶體有許多有關於自我修復系統的研究成果提出，但是針對快閃記憶體而言，則尚未有適用的方法發表。在這篇論文中，我們針對NOR型與NAND 型快閃記憶體分別進行自我修復系統之探討與研究。自我修復系統包含了自我測試電路(BIST)、內建式備用記憶體分析電路(BIRA)以及晶片上修復電路(on-chip repair)。自我測試電路可以使用測試演算法來測試快閃記憶體，例如March FT。內建式備用記憶體分析電路可以分析錯誤之記憶體單元的資訊並找出修復方法，而晶片上修復電路可把錯誤單元以分配之備用記憶體置換。 對於NOR 型快閃記憶體上之自我修復系統，我們採用一個典型的備用記憶體架構，而基於這個架構，我們藉由著分析三個已知的備用記憶體分析演算法並提出一個方法。因為該典型的備用記憶體架構是一個有限制的二維行列備用記憶體架構，已知的演算法可能會發生錯誤修復的情形。因此，我們所提出的分析方法主要是一個貪婪演算法且高比重地使用備用行(spare row)，這個方法主要是基於前人所提出的ESP 演算法所發展而成。透過使用我們所提出的分析方法，錯誤修復的情形便可以避免。 對於NAND 型快閃記憶體而言，我們依據一個有效率的二維備用記憶體架構提出一個備用記憶體分析演算法，另外考慮到在NAND 型快閃記憶體中廣泛使用的頁面模式(page mode)操作所帶來的影響，我們也提出一個可以找到現在正在存取之位址的方法。由於在NAND 型快閃記憶體上特殊的記憶體單元排列，備用行的架構是不適用且不允許的，所以我們提出一種特殊備用記憶體單元，稱為備用NAND 型區塊(spare NAND block)。在此，我們修改ESP 演算法使其適用於該備用記憶體架構。然而，對於NAND 型快閃記憶體而言，晶片上修復電路是另一項問題。為了解決這個問題，自動產生現在正在存取之位址的方法是必須的。利用我們的方法，晶片上修復電路可以確切地知道正在存取的記憶體位址以進行修復。 我們也發展了一個模擬工具，而該工具支援NOR 型與NAND 型快閃記憶體。使用這個工具，我們模擬了提出來的方法。對於NOR 型快閃記憶體而言，模擬結果呈現出有缺陷的記憶體的確可以被有效地修復，而且結果也隱含著較偏好使用備用行的情形。另一方面，對於NAND 型快閃記憶體而言，結果呈現出備用NAND型區塊可能是比備用列(spare column)更好的選擇。

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單晶片系統在三維積體電路上之測試架構與方法

中文摘要 藉著製程技術持續地微縮，半導體產業在以往的數十年裡，憑著維持摩爾定律之姿，不斷地滿足市場對於電子產品的在功能性及其效能上毫無止境的需求。然而直到最近，它們也不得不面臨在CMOS技術上持續微縮的瓶頸與在研發單晶片系統上成本的持續高漲。牽涉到橫跨整體電路之長導線的信號延遲及功率消耗，儼然成為在合理成本下持續提升電路效能的主要障礙。藉著在垂直方向堆疊晶片且彼此間使用穿矽孔作訊號連結，三維整合技術有效地解決上述問題。然而，該項技術距離其在商品上的應用，仍有些障礙等待解決。其中，與三維積體電路測試相關的工具與方法，被視為其中首要的挑戰。 在本篇論文中，我們聚焦在三維積體電路中測試整合的相關問題。我們提出一具備彈性與可延展性的測試架構，以支援三維積體電路在其堆疊前後所需的測試。該架構被稱為TACS-3D[1]。為要降低三維積體電路的測試成本，我們在所提的測試架構下，針對測試所需的TAM與控制訊號與予最佳化，以降低所使用之晶圓測試探針與穿矽孔的數目。就三維積體電路在堆疊前的測試而言，TACS-3D繼承了我們從前為了測試單晶片系統中嵌入式核心電路而研發之測試架構(TACS)的一切優點。除了針對傳統stuck-at錯誤的測試圖樣，造成時間延遲相關之瑕疵也一併考慮在它所支援的測試特性中。因為TACS本身針對其所需之測試探針數目就已經藉著共用一些控制訊號以進行最佳化，所以 TACS-3D在三維積體電路堆疊前，以晶圓探測尋找KGD時，照樣可以減少額外所需用以承載晶圓測試之探針的面積。為要在三維積體電路堆疊後的測試中，有效地重複使用其用在堆疊前的測試相關電路，我們提出了一套創新的機制以聯絡座落在三維積體電路的各層中間之測試電路。在所提出的機制之下，三維積體電路的層數並不影響整體所需之控制測試訊號的數目。並且讓大部分的穿矽孔在進行測試時，保留作為傳輸測試資料和結果之用。所以在這情況下，我們可以期待有較短的整體測試時間。此外，藉著整合許多異質性的可測試性設計方法(諸如為著在三維積體電路中的邏輯電路、記憶體電路、以及穿矽孔的測試)，我們減輕了在三維積體電路堆疊後的測試中，可能出現之測試探針與測試穿矽孔擁塞的情形。 TACS-3D不僅在邏輯電路的測試上維持原本TACS的優勢，更支援了與自我測試電路相關的測試方法(例如：記憶體自我測試電路)。此外，憑著過去我們將支援邏輯自我測試電路的TACS，移轉到低成本的HOY無限測試系統之相關經驗，TACS-3D也照樣可以具備相關的特性。另外，針對製造三維積體電路過程中所引進的新製程，有可能在垂直的連接線上造成新的瑕疵。我們重複使用1500測試包裹電路來對穿矽孔進行相關的測試。藉著將接連到垂直連接線的所有WBR cell串接成為UTC或是LTC，我們可以減少額外為穿矽孔測試所需增加的測試電路。 最後，我們以一個具有四個加密處理器的網路安全處理器為例子，討論當二維電路轉換為三維電路時在測試方面的影響。藉著採用所提出的TACS-3D測試架構，不管是在面積或是測試時間上，都僅僅增加小於0.4%的額外代價。此外在第二個實驗裡，在使用相同數目的測試穿矽孔與測試探針之條件下，比起直接將各層的控制電路以穿矽孔連接到其最底層之輸出入端的方法，TACS-3D最多可以達到縮短54%的整體測試時間。

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開關式磁阻發電機之開發及其應用於微電網系統之建立

本論文提出一開關式磁阻發電機系統及其應用於共同直流匯流排微電網系統之建立。首先適當設計開關式磁阻發電機之電力電路，以降低由換相及切換所造成之直流鏈電壓紋波，接著從事考慮電壓紋波影響之量化與強健電壓控制。為進一步強化操控性能，本論文開發一動態換相移位控制器，當線圈電流成為單脈波狀使電壓控制失效時，自動移動線圈之換相激磁角度以消除此一現象。最後並於穩態換相移位調整以獲得能源轉換效率之提升。 在建立了具有良好調控直流輸出電壓之開關式磁阻發電機後，將其用以建構一實驗型共同直流匯流排微電網。首先開發一具電器隔離之電流注入推挽式直流-直流轉換器，將發電機之輸出電壓升壓並建立一共同直流匯流排。其中，為獲得良好之轉換器操作性能，妥適處理一些關鍵事務：電力電路設計、高頻變壓器設計、主動式箝位電路以降低變壓器漏感造成之高電壓突波及控制架構設計等。 為維持微電網之供電品質，本論文建構一蓄電池儲能系統，其中，蓄電池經由所建之雙向昇降壓直流-直流轉換器介接至共同匯流排，從事放電及充電工作。並提出一以返馳切換式整流器為主之輔助充電器，以便於微電網發生長時間故障或再生能源短缺時，能夠由傳統電網對蓄電池進行補助充電。在所建構返馳切換式整流器中，具體貢獻之技術包含：額定推導、電力電路設計、強健電壓調節控制、電荷調控脈寬調制切換技術、散頻調控方法及以變壓器並聯擴增額定等。

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使用任務安排演算法所實現之適用於WiMAX規範的低複雜度全模態低密度奇偶檢查碼編碼及解碼器

LDPC codes have been discovered as a powerful class of error control codes in a variety of communication applications. However, for applications demanding different levels of code rates and code lengths, there is a challenge in realizing a low-complexity multi-mode LDPC decoder. In this thesis, we propose dividing the decoding operations of a variety of irregular quasi-cyclic (QC) low-density parity-check (LDPC) codes into several smaller tasks. An algorithm is devised in order to arrange these tasks in a similar form such that a highly reusable multi-mode architecture can be designed to process these tasks. For this task-based decoder, the associated memory access can be accomplished with the help of the proposed address generators and two routing networks. Using these approach, the difficulty in designing a low-complexity multi-mode decoder, which is capable of supporting a variety of irregular QC-LDPC codes, can be overcome. In addition, layered encoding that enables the routing networks and memory for decoding to be reused for the encoding, and an early termination circuit which shares the same hardware resources with encoder, are also proposed. The encoding functions can thus be included with very low additional increase in chip area. Using the above techniques, a multi-mode codec architecture which can support both encoding and decoding functions for all 114 WiMAX LDPC codes is designed and implemented in a 90-nm 1P9M process. The full-mode WiMAX codec architecture achieves a moderate encoding (decoding) throughput of 800 Mb/s (200 Mb/s) and occupies an area of only 0.679 mm^2 at operation frequency of 400 MHz.

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10Gbps低功率時脈與資料回復電路設計

近年來，多功能攜帶式系統(如PDA、智慧型手機、筆記型電腦或電子書……等)非常盛行，因此系統單晶片(SoC)設計非常重要。在系統單晶片設計中，功率消耗是一個非常嚴重的問題，此論文提供一個低功率時脈與資料回復電路之設計，用於光纖通訊之系統單晶片中可達低功率消耗之效果。此論文首先介紹一可穩定調整式低功率鎖相迴路設計，設計要點在於將高頻率除頻器與低頻率除頻器做最佳化之調整，更利用增益提升式充電泵浦解決電流不匹配之問題。此外，雙控式電壓控制頻率震盪器，被用來成為調整式鎖相迴路之重要部分。 接著，此論文整合出低功率頻率資料回復電路架構，此架構之所以為低功率消耗之主要特點在於其僅需一栓鎖取樣電路與一邏輯式充店泵浦即可達成相位檢測之目的。使此電路簡單進而達成低功率消耗之目標，成功解決光通系統高速單晶片功率消耗之問題。 此頻率資料回復電路以台積電0.13um之高頻金氧半場效電晶體製程設計，晶片面積僅1.03x0.91mm2。在1.2V之電壓供應下，消耗功率小於30.7mW。相位雜訊於1MHz偏移頻率下，約為-117.43dBc/Hz。

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低電壓高速內嵌式靜態隨機存取記憶體

現今的系統單晶片中，靜態隨機存取記憶體往往占據最大的面積，也因此靜態隨機存取記憶體往往是系統單晶片降低功率消耗的瓶頸。有鑑於此，若能夠使靜態隨機存取記憶體操作在低供應電壓下，其功率消耗便能有效的降低。但由於傳統的六電晶體式之靜態隨機存取記憶單元，受限於本身的架構，在低電壓下往往容易發生讀取以及寫入上的錯誤，以致於傳統的靜態隨機存取記憶體的在供應電壓降低時很容易出現錯誤位元，而此種情況先進製程更甚。而在低電壓操作之下，由於電晶體自身的驅動能力減弱，因此在低電壓下靜態隨機存取記憶體往往達不到高操作速度。 有鑑於此，本篇論文中，吾等提出一新型態之十個電晶體架構之記憶單元，該單元是由利用與寫入資料相關的差動操作電壓的特性，並由字元線供給記憶單元操作電壓的架構，大幅幫助寫入的成功率以及速度[57, 75]。除此之外，一個由二個電晶體構成的獨立讀取路徑，可使得記憶單元在讀取時能夠達到無讀取干擾的同時也能夠在速度上有顯著的提升。我們除了以此新型態的靜態隨機存取記憶體為記憶單元之外，也使用了一些架構上的設計技巧，如分割字組線以及複製字元線等，使得記憶體電路得以在低電壓之下操作具有更佳的穩定性。在整個靜態隨機存取記憶體電路設計中，我們也使用了一些針對低電壓操作速度的提升方式，像是減少傳輸閘的使用數量、對列解碼路徑上關鍵的P型電晶體，施以基底順向偏壓提升其驅動能力，以及一高速的感測電路，可使讀取資料零的效能被進一步的提升[91]。 最後我們已提出的十電晶體記憶單元搭配前述的技巧，以九十奈米互補式金氧半製程技術，建構出一個由一十六千字元(16Kb)組成的靜態隨機存取記憶體電路。量測結果顯示以此種十電晶體之靜態隨機存取記憶體為記憶單元的電路，在供應電壓為四百五十毫伏下，操作頻率可達三百百萬赫茲。且整個電路可達到的最低 操作電壓為二百二十毫伏。