0.3伏特非石英式全數位時脈產生器

A 0.3 Volt All Digital Crystal-less Clock Generator

劉仁傑(Jen-Chieh Liu) ； 黃弘一(Hong-Yi Huang) ； 鄭國興(Kuo-Hsing Cheng)

《電腦與通訊》 143期 (2012/02) Pp. 126-133

https://doi.org/10.29917/CCLTJ.201202.0018

摘要

本論文提出低電壓操作之非石英式時脈產生器且實現於助聽器應用。此架構針對製程與溫度改變，使用製程與溫度偵測機制。當製程或溫度飄移時，可自動校正至系統所需之操作頻率。偵測電路中，利用一組環型振盪器與其欲提供給外部使用之操作頻率作比較。進而對照於製程對應表，取出適當的對應值。若當電路鎖定後，其所提供之操作頻率可達到目標頻率。本架構採用SAR之快鎖機制，提供快速鎖定之功能。在最差的鎖定條件下，可以達到在73輸出週期內鎖定。此全數位非石英式時脈產生晶片可以達到12 MHz之操作頻率與操作電壓為0.3 V。其架構實現於65 nmCMOS製程下，電路面積為62×78 um2。在四顆測試晶片中，量測功率消耗皆小於5 uW且其頻率精準度達到±3.5%。此全數位式時脈產生器設計，將容易整合於低電壓之操作與數位系統之應用。

關鍵字

非石英式時脈產生器 ； 數位控制振盪器 ； 逐漸近似暫存器 ； 快速鎖定時間 ； 製程與溫度補償

並列摘要

An ultra low voltage all digital crystal-less clock generator (CLCG) is presented for a hearing aid application. All digital CLCG adopts the process and temperature detector to calibrate the operational frequency of CLCG. To detect the process and temperature variations, the frequency difference between two ring oscillators defines the mapping table. When the clock generator locked, the operational frequency can achieve the target frequency. The digital loop filter (DLF) uses the successive-approximation register (SAR) algorithm for the fast locking time. The worst-case total locking time is 73 output cycles. All digital CLCG output produces a target frequency of 12 MHz under the 0.3 V supply voltage. The core area is 62 × 78 um2 in a 65 nm CMOS process. The power consumption and frequency accuracy of CLCG are less than 5 uW and ±3.5%, respectively, in four test chips. This all digital CLCG is suitable for low supply voltage applications and integrates in digital systems.

並列關鍵字

Crystal-less Clock Generator ； CLCG ； Digital Controlled Oscillator ； DCO ； Successive-approximation Register ； SAR ； Fast Locking Time ； Process and Temperature Compensation