新型類比式正規化最小和低密度同位元校驗碼解碼晶片設計

Chip design of a new analog normalized min-sum LDPC decoder

鄭炘元(Hsin-Yuan CHeng)

指導教授 ： 李文達

國立臺北科技大學/電資學院/電腦與通訊研究所/碩士(2013年)

摘要

正規化修正方式常用於許多數位解碼器中以提升解碼效能，而在類比式解碼器中較為少見，為此本論文以最小和演算法為基礎，運用正規化常數在最小和運算式中，藉此修正解碼過程中之訊息，並且以一維正規化最小和演算法為基礎，提出新型二維正規化最小和演算法，以改良最小和演算法在雜訊嚴重時的錯誤更正效能，進而驗證正規化修正方法應用在類比最小和解碼器晶片之可能性。
在演算法驗證上，我們提出一類比式(8,4)二維正規化最小和解碼器晶片架構，以TSMC 0.18μm 1P6M CMOS 製程技術設計，此晶片包含3857顆電晶體，工作電壓1.8V，消耗功率2.23mW，晶片面積不含I/O PAD為0.347×0.494 〖mm〗^2。實驗結果顯示此新型二維正規化最小和演算法可改善低雜訊比下的晶片解碼效能，再配合能改善高雜訊比解碼效能之一維正規化最小和演算法，能運用在不同雜訊通道的解碼器中，此外該一解碼器具面積小功率低的優點，可整合在系統晶片中，供未來通訊系統之應用。

關鍵字

類比式解碼器 ； 電流模式電路 ； 最小和演算法 ； 正規化 ； 低密度同位元校驗碼

並列摘要

Normalization is often applied to digital decoders, but rare in analog decoders. Thus, we use normalization method in min-sum algorithm to correct iteration decoding messages. Furthermore, we proposed a new two-dimension normalized min-sum algorithm that is based on one-dimension normalized min-sum algorithm to enhance error-correction performance in low SNR channel environment and also verify the normalization methods for analog min-sum LDPC chip.
To verify analog normalized min-sum algorithm, an VLSI architecture design of analog (8,4) two-dimension normalized min-sum LDPC decoder is proposed. It’s designed by using TSMC 0.18μm 1P6M CMOS technology. This chip includes 3857 transistors, supply voltage 1.8V, power consumption 2.23mW, and core size is 0.347×0.494 〖mm〗^2. Simulation results show that the two-dimension normalized min-sum algorithm can improve error-correcting performance in low SNR channel. By combining both one-dimension and two-dimension normalized methodology, the proposed architecture can be applied to different SNR channel environments. Furthermore, with the advantages of small analog chip area and low power consumption, this decoder chip can be integrated in SOC for future communication system applications.

並列關鍵字

Analog Decoder ； Current Mode ； Min-Sum Algorithm, ； Normalization ； LDPC

參考文獻

[23] 張繼偉，類比式最小和遞迴解碼器晶片設計，碩士論文，國立台北科技大學，電腦與通訊研究所，民國99年。

[24] 邱勝頌，類比式停止疊代最小和低密度同位元校驗碼解碼器晶片設計，碩士論文，國立台北科技大學，電腦與通訊研究所，民國100年

[25] 車建樑，類比式和積規則型低密度奇偶檢查碼解碼器晶片設計，碩士論文，國立台北科技大學，電腦與通訊研究所，民國100年

[1] C. E. Shannon. “A mathematical theory of communication,” The Bell System Technical Journal, Vol. 27, pp. 379-423, 623-656, July, October, 1948.

[2] C. Berrou, A. Glavieux, and P. Thitmajshima, “Near Shannon limit error-correcting coding and decoding； turbo-codes,” in Proc. IEEE Int. Conf. Communications, Geneva, May. 1993, pp. 1064-1070.