利用部分重組態架構實現多重功能單元之設計

Design of Mutiple Function Unit using Partial Reconfigurable System

洪億樹(Yi-Shu Hung)

指導教授 ： 黃朝章

元智大學/資訊學院/資訊工程學系/碩士(2008年)

摘要

本論文針對FPGA (Field Programmable Gate Array)重組態架構在數位信號處理方面之應用現況提出一個有效的功能單元設計方法，本設計方法依據各種不同但卻部分類似的多種DSP (Digital Signal Processing)演算法做整體性規劃的設計，劃分出不同演算法中可共用單元及不可共用單元，將可共用單元做整合設計，並將不可共用單元做個別設計，根據部份重組態架構(Partial Reconfigurable Architecture)之特性，若FPGA需要部份重組態的區域越小，則重組態過程所花費的時間越少，藉此特性來達成降低以重組態這個動作來更換DSP演算法所需花費之時間成本。

在硬體實作上，我們利用FPGA (Field Programmable Gate Array)的可程式化特性加上配合Xilinx公司的Virtex晶片系列，由於該晶片擁有部分重組態的功能，可使整個FPGA只更改部份區域的電路，其餘部分可不做更動，而且在做部份重組態時不需要把現行工作停止下來就能做組態的動作，非常適合現在許多DSP演算法在即時(Real-time)運算應用之工作要求。

本論文以JPEG（Joint Photographic Experts Group）以及H.263這兩種不同的影像處理演算法為例，歸納出兩種演算法之相同處並加以優化，以此來驗證本設計方法所能帶來的效能提升以及附加利益。

關鍵字

重組態 ； 部份重組態

並列摘要

In this paper, we proposed a design method of FPGA (Field Programmable Gate Array) reconfigurable architecture’s application. In this design method, we collect some DSP (Digital Signal Processing) algorithm that different but similar. We design the similar part of DSP to become the Shareable Unit, and the different part of DSP to be the UnShareable Unit. The UnShareable part designed case by case. In according to the property of Partial Reconfigurable Architecture, the less reconfiguration area we need, the less reconfiguration time we spend. According to this property, we can decrease the time of FPGA reconfiguration.

Because of the requirement of reconfiguration support, we use Xilinx Virtex II Pro FPGA chip series to implement our application. So we can just replace the Funtion Unit what we want to exchange and don’t need to suspend whole system. This property was useful in DSP real-time computation.

In this paper, we use JPEG (Joint Photographic Experts Group) and H.263, these two different images processing algorithm as the example. We maximum to Shareable part and minimize the UnShareable part to verify the improvement and the benefit of our design method.

並列關鍵字

Reconfiguration ； Partial Reconfiguration ； EA PR flow

參考文獻

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