使用數位頻寬控制單元調整混合式除頻模式與電流增強的快速鎖定適應性鎖相迴路

A Fast-Lock Adaptive PLL using Digital Bandwidth Control Unit with Hybrid Division Mode and Current Intension

李明軒(Ming-Syuan Li)

指導教授 ： 張慶元

國立清華大學/電機資訊學院/電機工程學系/碩士(2008年)

摘要

在鎖相迴路的設計中，通常由低通濾波器(Low-Pass Filter)控制整個迴路的頻寬大小，而頻寬的大小又進一步影響了整個迴路的鎖定時間(Locking Time)與鎖定狀態下迴路產生的相位抖動(Jitter)大小。而相位抖動的大小通常為鎖相迴路最重要的參數之一，其大小決定了鎖相迴路的好壞，然而在追求快速鎖定的同時，設計者勢必要提高濾波器的頻寬進而增進整個迴路的鎖定速度，但是低通濾波器原本的目的即是在濾除高頻雜訊以及避免壓控震盪器(Voltage-Control Oscillator)輸入電壓的快速變化，亦即提高頻寬的同時，也增加了壓控震盪器輸入電壓的漣波(Ripple)，進而造成輸出訊號的相位抖動。在鎖定的時間與相位抖動難以兼顧的情況下，一般的鎖相迴路只能由其中取捨來設計合適的頻寬。
因此動態調整迴路頻寬的適應性鎖相迴路(Adaptive Phase-Lock Loop)的概念被提出，能夠讓鎖相迴路依據不同的鎖定情況，而有不同的迴路頻寬，一方面可以增加鎖定的速度，另一方面可以減少鎖定後的相位抖動。近年來適應性鎖相迴路大約可分為兩種方式，1.提供第二組相位頻率偵測器(Phase-Frequency Detector)、低通濾波器、與電荷幫浦(Charge Pump)。2.使用時間-電壓轉換器判斷鎖定狀態改變迴路頻寬。在第一種方法中，必須加入延遲單元(Delay cell)來實現雙斜率的相位頻率偵測器，然而此方式只能在延遲單元與其對應的輸入訊號頻率下正常的工作，無法適用於所有的輸入訊號，且製程的變異也會使延遲單元的延遲時間發生改變，在設計上也不易達到完全的準確。第二種方式將相位抖動的時間轉為電壓的大小，利用不同的電壓大小可以了解目前的鎖定狀態，但是電壓的大小來自於對電容的充放電，在製程的變異上，電容具有20%內的誤差，此誤差對於整個系統的穩定性與正確性有很大的影響。
此外，在一般的適應性電路中，大多只以改變電荷幫浦的電流與低通濾波器的頻寬來改變迴路的頻寬，若要提升頻寬切換的倍率，電荷幫浦的電流將會跟著次方倍數成長，這樣產生的電流終將太大而使電路燒毀。在此論文研究中，作者提出分段調整電荷幫浦與除頻器倍數的方式，來達成高倍數的頻寬切換，降低了84%的鎖定時間，且使用相位抖動量測系統將系統的鎖定狀態數位化，降低製程的變異對系統穩定度的影響。

關鍵字

適應性 ； 鎖相迴路

並列摘要

A high bandwidth ratio adaptive PLL with Digital BCU(Bandwidth Control Unit) is proposed in this thesis. There are two ways to enhance the bandwidth ration. The first method is to change the bandwidth by 4-fold increase in the charge pump current. The second method is to change the bandwidth by 16-fold reduction in the multiple of the frequency divider. The total bandwidth ratio is eight, two times from the former and four times from the latter.
If the loop is out of lock, the system operates at the fastest speed of 3.2MHz. Then the bandwidth switches to 1.6MHz by current adaptive method when the loop is half-locked. Final, the loop is locked and the bandwidth of the system switches to 400KHz by divider method. The locking time of the proposed PLL is 2.6us as well as the locking time of the conventional PLL is 16.1us in the simulation result. The total time improvement is 83.85%.

並列關鍵字

adaptive ； PLL ； phase-locked loop

參考文獻

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