基體輸入電流交換邏輯之電路設計與最佳化流程

CMOS Bulk Input Current Switch Logic Circuit Design and Optimum Design Procedure

江盛嘉(Sheng-Chia Chiang)

指導教授 ： 黃弘一

國立臺北大學/電機資訊學院/電機工程研究所/碩士(2010年)

摘要

本論文提出新式基體輸入電流交換邏輯電路，並介紹其邏輯網路的設計流程。為了避免基體輸入電流邏輯網路中的元件發生順偏現象，論文中使用負壓推舉電路及正壓推舉電路對元件提供適合的電壓準位。在差動邏輯網路的設計上均採用並聯方式，大幅改善電路設計上的適應性，亦有助於電路操作速度的提升。在管線系統的設計上，使用基體輸入電流交換電路將邏輯閘與正反器做整合的動作，在一個周期時間內即可完成傳統電路需要一個邏輯閘加上一個正反器電路時間的動作。
藉由實驗模擬證明基體輸入電流交換電路較一般傳統差動電路更具有高速低功率之優點，另外在PRBS電路的設計上，證明基體輸入電流交換電路的操作頻率可以達到3GHz亦較傳統電路有更高的操作頻率。同時藉由TSMC 0.18製程完成晶片設計，晶片面積為466×504 um2。

關鍵字

基體輸入電流 ； 設計流程 ； 差動電路 ； 管線系統

並列摘要

This paper proposes the CMOS bulk-input current switch logic (BCSL) circuit. A negative (positive) boost circuit can provide the voltage level for NMOS(PMOS) bulk terminal to avoid the forward biasing of drain/source to bulk junctions. To reduce the low parasitic resistive and capacitive loading, the BCSL circuit can combine the differential logic network in the parallel schemes,the dynamic power can be reduced.Thus, the BCSL has better the speed and the power performance compared tothan the conventional differential logic circuits. By using the BCSL circuit, the PRBS can operate at 3 GHz. The test chip is fabricated by TSMC 180 nm CMOS process. The chip size is 466 × 504 um2.

並列關鍵字

Bulk Input ； Design Procedure ； Differential Circuit ； Pipeline System

參考文獻

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