應用FPGA內部路徑延遲特性設計微微秒時間量測電路

FPGA-Based High Area Efficient Time-To-Digital IP Design with pico-second resolution

劉權儀(Chun-Yi Liu)

指導教授 ： 蔡國瑞

崑山科技大學/工程學院/電子工程研究所/碩士(2007年)

摘要

本論文提出一個應用FPGA內部路徑延遲特性，來設計具高面積效率之FPGA_based時間對數位轉換(Time-to-Digital Converter)的IP，以便改進採取tapped delay line所主導的TDC設計方法所面臨的兩大缺失：高硬體資源消耗與不均勻的delay line Gate延遲時間。
為了解決FPGA內部無法預測的佈局與繞線延遲(P&R delay)，以及不均勻的gate傳遞延遲，我們設計了以路徑延遲來進行可控制起動之雙振盪器，藉著製造微微秒級的雙振盪器之振盪週期之微小時間差，進而由計數器統計出輸入待測脈波值，成左熙]計並合成出微微秒級之數位化時間值(TDC)。由於只使用了FPGA內部的2個gate就組成了極小振盪頻率差距的雙振盪器，因此相當具有高面積效率的優勢。對於Xilinx各系列之FPGA，應用本文提出的設計方法，實際量測的結果都顯示出，可以讓TDC達成30微微秒(pico-second)以下的解析度。

關鍵字

FPGA ； 時間對數位轉換 ； 佈局與繞線延遲

並列摘要

This paper proposes a novel design for a highly area
efficient FPGA-based TDC (Time to Digital Converter) IP
(Intelligent Property) with resolution less than 30ps. To avoid the unpredictable internal place and route (P&R) delay, a modified ring oscillator is presented. By integrating the gates delay and P&R delay, a design by combining Schematic and VHDL codes, can generate a predictable and stable TDC module built in a Xilinx FPGA.

並列關鍵字

place and route (P&R) delay ； Time to Digital Converter ； FPGA

參考文獻

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