Performance and Power Driven Non-Zero Skew Clock Tree Design Methodology

效能及功率導向之非零時序差異時鐘樹設計方法

黃世旭(Shih-Hsu Huang) ； 聶佑庭(Yow-Tyng Nieh) ； 林鈺惠(Yu-Hui Lin)

《中原學報》 32卷3期 (2004/09) Pp. 401-407

摘要

隨著晶片製程進入深次微米時代，時鐘樹不但成為影響電路性能的主要因素之一，同時也在功率消耗佔了許多比重。雖然暫存器間的時序差異可以當作晶片設計上的一項資源，但目前一般商業上的繞線工具卻是採用零時序差異或是固定時序差異的方法。在此篇論文當中，我們將提出一套有效的非零時序差異時鐘樹設計方法，它可以利用時序差異同時來增加電路效能以及降低功率消耗。我們所提出之設計方法的主要優點，在於它可以整合於現有ASIC設計流程中的ECO部分。給定商業繞線工具產生的初始時鐘樹，我們將提出一個模擬進化方式的演算法，在不違反零時序危障以及重複時序危障的前提之下，對此時鐘樹進行非零時序差異的最佳化。實驗數據一致地顯示，我們的方法可以得到非常好的結果。

關鍵字

效能最佳化 ； 時序差異 ； 時鐘樹 ； 低功率 ； 設計方法 ； 設計流程

並列摘要

As process technology enters the deep sub-micron era, the clock tree has become one of the primary factors limiting circuit performance and a major source of power dissipation. Although the clock skew between registers has been previously recognized as a manageable resource, the objective of commercially available layout tools is zero skew or a fixed skew bound. In this paper, we will present an effective non-zero skew clock tree design methodology, which may exploit the clock skew to increase the circuit performance and decrease the power dissipation at the same time. The main advantage of our design methodology is that it can be easily integrated into the ECO (Engineering Change Order) stage in the existing ASIC design flow. Given an initial clock tree, which is synthesized by commercially available layout tool, a simulated evolution algorithm is proposed to optimize the non-zero skew clock tree under the constraint that the double and zero clocking hazards do not occur. Benchmark data consistently shows that our approach achieves very good results in terms of the performance enhancement and the power reduction.

並列關鍵字

Performance Optimization ； Useful Skew ； Clock Tree ； Low Power ； Design Methodology and Design Flow