• 學位論文

A Study of Run-Length Limited Codes for Bandwidth-Efficient CPM

連續相位調變因為具有較低的頻譜旁瓣，又因為其固定封包大小的調變方式，使其能有效適應於無線通訊系統上的能量及頻寬限制，所以得以應用於行動及無線通訊系統上。然而，由於連續相位調變所佔據的主頻寬相對比較寬，導致其無法提供較好的頻寬效益。 　　近年來有許多討論關於輸入不同類型的序列到連續相位調變之後，會造成對頻寬效益有怎樣影響的研究。Barbieri等人曾討論在輸入馬可夫序列到連續相位調變比輸入獨立相同分佈的序列到連續相位調變擁有較好的頻寬效益。林昌弘碩士論文提出了一種資料擴增的裝置，我們稱之為資料擴增器，用此裝置來將獨立相同分佈的訊息序列轉換為馬可夫序列，再藉由將轉換出來的馬可夫序列輸入到連續相位調變之中的方式，來將頻寬效益最大化。在本篇論文中，我們使用了原本用於確保資聊儲存完整的連續長度限制碼，用此碼來將獨立相同分佈的序列轉換成適合連續相位調變的序列，藉由此種方式來改善頻寬效益。 　　在本論文中，由於我們使用的是修正型的調變參數，所以我們首先用模擬的方式來驗證此參數使用於卡森法則的可行性。接下來，我們利用修正後的卡森法則來評估出連續相位調變訊號的頻寬。經由數值分析的探討，我們比較了獨立相同分佈序列、理想馬可夫序列和藉由查表式編碼方式和連續長度限制碼設計出來的資料擴增器所產生的序列，比較了這三種序列輸入連續相位調變後對頻寬效益的影響。 綜合去找出最合適以及最便於應用的資料擴增架構。

• 學位論文

A 1.25-Gb/s Fully Cell-Based All-Digital Clock and Data Recovery Circuit with Duty-Cycle-Tolerance DQFD

In this thesis we present a 1.25-Gb/s fully cell-based all-digital clock and data recovery (ADCDR) circuit with a half-rate duty-cycle-tolerance digital quadricorrelator frequency detector (DQFD). By applying the half-rate CDR circuit, we only need to provide 625MHz clock to recover the 1.25-Gb/s incoming NRZ data stream. Simulation results show that the proposed half-rate DQFD is able to generate up and down signals for adjusting Digital Controlled Oscillator (DCO) correctly by using multiphase clock signals with duty-cycle from 14% to 85%. Besides, we use a frequency-enhancement circuit to apply binary search algorithm for frequency acquisition. The frequency acquisition is stopped when binary search ends or a frequency-lock signal is generated from the frequency-locked detector (LD). By a digital controlled oscillator (DCO) and an all-digital delay-locked loop (ADDLL), we are able to generate eight multiphase clock signals with different frequencies for different blocks in our proposed ADCDR circuit and use a half-rate Bang-Bang phase detector (PD) as our half-rate PD. Furthermore, we can track the phase between the incoming NRZ data stream and recovered clock correctly and reduce the jitter of recovered clock by using a suppressive filter. Finally, the recovered data is regenerated by a decision making circuit. The post-layout simulation results show the RMS jitter and perk-to-peak jitter of recovered clock are 5.37ps (0.336%UI) and 29.5ps (1.84%UI) respectively when we use the pseudorandom bit sequence (PRBS) of 27-1 to generate the incoming NRZ data stream. The average recovered clock frequency is 625.05MHz.

• 學位論文

低漏電差值感測基於PPN架構十電晶體組成次臨界電壓靜態隨機存取記憶胞

在這篇論文中，我們提出了一個由P-P-N反向器形成的差值感測十電晶體組成靜態隨機存取記憶胞能提供低功耗操作的功能。因為記憶胞穩定度在門檻電壓時特別容易受到雜訊影響，我們的記憶胞能避免讀取干擾使得記憶胞穩定度被大幅改善。此外，在沒有記憶胞穩定度的限制下，我們引入逆短通道效應來加強存取門戶電晶體以確保記憶胞寫入度。隨著奈米製程下電晶體漏電流現象變得越來越顯著，我們提出一套VGND偏壓模式以降低跟資料相關的漏電流影響。無需複雜的字元線控制，提出的記憶胞允許複數字元在一條字元線上以增加記憶胞密度並且允許有效率的使用錯誤更正碼。為了驗證提出的記憶胞，我們實作了一個含有16Kb提出的記憶胞的陣列使用90奈米製程。為了比較的考量，我們也實作了一個含有2Kb以前提出的記憶胞的陣列在晶片中。提供給陣列和周邊電路的電壓源被分開以支援周邊電路電壓調升和量測記憶胞陣列所消耗的漏電流。提高週邊電路電壓不只可以加快晶片操作速度，也可以解除操作在低電壓的限制，記憶胞陣列仍可操作在低電壓，大幅降低消耗的漏電流功率。晶片量測結果顯示16Kb提出的記憶胞陣列最低可以操作在285mV。藉由調升周邊電路電壓至400mV，提出的記憶胞陣列最低可以操作在265mV而且可以操作在更高的頻率。在300mV電壓源下，整個16Kb陣列消耗2.6uW。經過正規化後，提出的記憶胞只消耗了之前的記憶胞0.2倍的漏電流。

• 學位論文

即時心電圖分析系統研製及消趨勢分析於心衰診斷之應用

摘要 充血性心衰竭(congestive heart failure, CHF)是各種心血管疾病的終末階段，主要特徵為心肌收縮力減弱，心排血量減少，因而不能滿足機體組織細胞代謝的需要，同時靜脈回流受阻，靜脈系統淤血，從而出現以組織血液灌注不足，以及肺循環和體循環淤血等一種複雜而嚴重的臨床綜合症狀，它具有高發病率和高病死率的二高特點，尤其是在狀況「輕」的情況下，心衰竭往往由於沒有共同承認的定義，以及難以診斷出來。即便是使用最好的治療，心衰竭的年死亡率依舊高達10%。而心衰竭亦是導致65歲以上的老年人入院的主要原因。近年心衰的發病率預料仍將繼續上升，有可能成為本世紀最嚴重的心血管病症，因此心臟系統疾病的正確診斷是當今醫學界面臨的最為迫切需解決的問題。本論文的研究重點包括心率變異(heart rate variability, HRV)的各式即時分析器(real-time analyzer, RTA)及其於CHF診斷之應用。主要研製無線式心電圖(electrocardiogram, ECG)量測系統、基於個人電腦(Personal computer, PC)的虛擬RTA，並將系統實際應用於CHF的診斷。本文首先說明ECG的研製，核心採用自製的低成本電路，來取代昂貴之儀器放大和通信晶片，大大改善傳統有線不便問題，並克服雜訊影響。其次，說明RTA的研製，通過虛擬架構，並修改PC之電路功能，研製出分別具有濾波、間隔期檢測、小波分析、和消趨勢分析(detrended fluctuation analysis, DFA)等功能的各式RTA。接著，採用DFA、近似熵及複雜度分析等三個特徵，給可適應性神經模糊推理系統診斷CHF。最後使用支持向量機(support vector machine, SVM)，探討DFA在接近一日觀察HRV中之應用，並總結出7PM ~9PM是診斷CHF的最佳時機。

• 學位論文

超低電壓系統單晶片內嵌式非揮發記憶體之低電壓電子幫浦

近年來可攜式裝置蓬勃發展，影音播放、數位相機乃至於智慧型手機與平板電腦等，此類裝置因為不會一直處於電源供應狀態，因此非揮發記憶體被廣泛地使用在此一領域。目前的系統單晶片中，內嵌式非揮發性記憶體需要高電壓使電子進入懸浮閘極以及大電流以完成寫入機制，而電子幫浦普遍被用在電路內部產生一個比供應電源更高的正電壓或更低的負電壓。 隨著CMOS製程技術的進步，電壓供應越來越低，但因耐用度問題所以所需的高壓無法隨之下降，另外可攜式裝置的使用時間是一大重點，若能使用綠色能源更是未來趨勢，而降低操作電壓至0.5V可符合這些需求。傳統電子幫浦在低供應電壓下無法提供足夠的高壓，輸出電流以及操作速度亦隨之下降而面積卻又隨之上升，均無法滿足前述需求。在本篇論文中，應用最常被使用的高電流傳遞之四種相位時脈控制機制，我們提出了不同的架構，並混和高壓與一般邏輯製程，先用時脈幫浦在0.5V操作電壓下產生一個1V的第一階高壓，透過電壓位移器後產生較大振幅的時脈提供給主幫浦使用，並藉由1V以下全部都可使用一般邏輯製程來縮小面積。 低電壓電子幫浦使用了九十奈米互補式金氧半導體製程技術實現，量測結果顯示可操作在0.5V甚至更低的操作電壓便可達到相同的輸出，而且若操作在相同電壓下，更可以節省百分之十五的面積。而且操作在低壓時的速度幾乎跟傳統在1V時的速度相同，完全達到原先設定的目標。

• 學位論文

A DoF-Based Spectral Detector and A Baseband Processor for Multiuser MIMO-OFDMA Based Cognitive Radio Systems

無線通訊技術的普及促使頻寬使用以及高傳輸速率(data rate)行動通訊的需求越來越大，再加上目前頻譜資源的短缺和其低使用率的情形，讓傳統頻譜分配的制度重新受到檢視。頻譜池(spectrum pooling)的觀念是將數個已授權頻段(licensed-band)組成共同的頻譜池(spectrum pool)，讓出租用戶(rental user)能在授權用戶(licensed user)的允許下存取這些授權頻段進而提升頻譜的使用率(spectral utilization)。然而，頻譜池的觀念需要改善原本授權用戶所使用的控制機制和硬體設備，因此降低了實做上的彈性(flexibility)和可行性(feasibility)。相較之下，感知無線電(cognitive radio)因為能讓這些未授權的使用者自發性地使用已被授權但空出來的頻譜、而不需經過授權用戶的允許，因此實行上比頻譜池更為方便且更能提高頻譜的使用率(spectrum efficiency)。 除此之外，感知無線電結合正交分頻多工(orthogonal frequency division multiplexing, OFDM)或正交分頻多工存取(orthogonal frequency division multiple access, OFDMA)的傳輸技術因為能夠彈性且適應性地存取頻譜，理論上能達到最大的頻譜使用率，此多載波的傳輸技術也有高傳輸速率和可靠傳輸的優點。因此，一個基於正交分頻多工/正交分頻多工存取傳輸的感知無線電系統儼然被認為是解決目前頻譜壅塞不足最有效的一個方法。 在本論文中，我們主要探討發展基於正交分頻多工/正交分頻多工存取傳輸的感知無線電系統所面臨的問題，進而提出相對應的解決方法。為了解決在頻譜感測(spectrum sensing)時，由授權用戶造成的強訊號干擾(strong interference)問題，提出一個適用於寬頻(wideband)環境、基於自由度(degree of freedom)的頻譜偵測器(spectral detector)，此偵測器可利用從頻譜估測(spectral estimation)所得到的自由度改善偵測效能(detection performance)，此外，所提出的偵測器亦可針對強訊號干擾的環境執行兩階段不同頻譜解析度(spectral resolution)的頻譜感測，此二階段分別為粗寬頻感測(coarse wideband sensing)和細窄頻感測(fine narrowband sensing)，用以提高對隱藏性主要用戶(hidden primary user)的偵測率，相較於傳統其他的方式如能量偵測(energy detection)或基於特徵值偵測(eigenvalue-based detection)，在寬頻強訊號干擾的環境中，所提出的偵測器有更強健(robust)的偵測效能表現。 另外，為了在感知無線電系統中達到可靠(reliable)且有彈性(flexible)的正交分頻多工傳輸，多工存取和同步(synchronization)，這兩個關鍵的技術和其問題就必須被考慮。在本論文中，我們提出了一個適用於多使用者的正交分頻多工存取系統，同時考量了上行(uplink)和下行(downlink)兩種傳輸情況。在下行部份，所提出的接收機(receiver)包含了載波漂移(carrier frequency offset, CFO)和取樣頻率偏移(sampling frequency offset, SFO)的估測及補償機制、通道估測及補償、符元時間同步，以及取樣增加或刪除(add/drop)這些功能。至於上行傳輸部份，我們提出一個可配置(configurable)於單輸入單輸出(single-input single output, SISO)以及多輸入多輸出 (multiple-input multiple-output, MIMO)的基頻處理器，此處理器能以正交分頻多工或者正交分頻多工存取來傳輸，且具有效率功耗(power efficient)的優點。為了解決在多使用者傳輸下的載波漂移問題，提出一個基於不同載波間干擾消除(inter-carrier interference-based)的載波漂移估測器，利用迭代搜尋最大訊號對干擾雜訊比(signal-to-interference-noise ratio, SINR)的方式分別估出各個使用者的載波漂移量，相較於其他演算法，此載波漂移估測器對於多輸入多輸出和多使用者傳輸的傳輸結構(transmission configuration)所遭受的載波漂移大小有較強建的估測效果。此外，針對複雜的不同載波間干擾以及多重擷取干擾(multiple access interference, MAI)消除等運算，使用泰勒展開式(Taylor series expansion)對干擾重建做化簡，提出一個比直接實作減少78%硬體複雜度的硬體架構。通道估測則採取簡單的二維線性估測法，有效地幫助載波漂移估測以及追蹤時變的多通道(time-variant multipath channel)。在多輸入多輸出偵測器(MIMO detector)方面，採用兩種不同演算法，貝爾實驗室垂直式分層時空(vertical Bell Laboratory layered space-time, V-BLAST)方法和貝爾實驗室垂直式分層時空搭配最大似然法(maximum likelihood, ML)的簡化最大似然偵測法(V-ML)，分別運用在載波漂移估測和資料偵測兩階段，以同時達到減少輸出延遲(output latency)和接近理想最大似然法的位元錯誤率(bit-error-rate, BER)偵測效能的結果。上行接收機裡主要的功能模組(包含不同載波間干擾以及多重擷取干擾的消除器、載波漂移估測器、通道估測器和多輸入多輸出偵測器等)透過台積電(Taiwan Semiconductor Manufacturing Company, TSMC)的0.13 μm 1P8M製程下線，製作成專用積體電路(application-specific integrated circuit, ASIC)，量測結果顯示，所製作的晶片有高達2.31 Mbps/mW的功耗效率以及相較於理論值低於1.5 dB的實做誤差(位元錯誤率的效能)。整個所提出的上行收發機(transceiver)更整合於系統單晶片(system-on-chip, SoC)平台做最後的驗證和展示以證明所提出系統的高度整合效力及其實用性。

• 學位論文

A High Accuracy Low Complexity Singular Value Decomposition Processor for MIMO Communications

近年來，使用MIMO(Multi-input multi-output, 多重輸入與多重輸出)技術在無線通訊系統上越來越重要，因為MIMO能增加資料傳送的速率或是資料的可靠度。其中一種MIMO技術就是利用前置編碼來調整傳送端傳送的訊號，以增加資料的可靠度。而目前最被廣泛使用的前置編碼技術就是利用SVD(Singular Value Decomposition, 奇異值分解)產生前置編碼矩陣。將MIMO通道對角化至平行的特徵子通道，以降低不同的天線資料串流造成的互相干擾，同時也可以利用water-filling達到最大的通道容量。但是計算通道矩陣的SVD需要花費大量的運算量，增加系統的複雜度。工程師必須在硬體大小、速度與精確度之間做最佳化的考量。 本論文中提出一個全新的快速、高精確度與低複雜度的SVD演算法以及硬體設計，利用矩陣分割對雙子矩陣做平行運算，再以行列交換形成箭頭矩陣，接著利用Givens rotation對矩陣做處理，每次求出一個奇異值就縮小一個維度，依序求出所有的奇異值。矩陣的平行運算以及每次縮小一個維度的處理可以增加運算的速度，利用類Jacobi演算法的方式可以確保精確度，而Givens rotation電路更可以使用CORDIC(Coordinate Rotation Digital Computer)電路以及結合Approximate Rotation演算法來縮小面積，達到快速、高精確度與低複雜度的設計，以8x8矩陣為例，和傳統的two-sided Jacobi方法比較，可以節省高達53.35 % 運算量。 提出的SVD處理器在Xilinx Virtex-4 XC4VLX160 FPGA上得到驗證，操作頻率可以達到200 MHz。在TSMC 0.18 μm製程下實做，整體估計面積約為577 k，功率消耗為178.19 mW，操作頻率可達到190 MHz。

• 學位論文

應用於感知無線電之多頻帶頻譜偵測器

在本論文中，設計了一個應用於多頻帶的頻譜接收器，並且用電路去實現這個設計，此偵測器擁有了Thomson所提出的適應性多訊窗頻譜估測(AMTSE)，具有非參數估測的特性，應用在寬頻(Wide-Band)的多頻帶(Multiband)頻譜掃描上可以達到盲估測 (Blibd-Sensing) 達成高可靠度的優點 ，並且可以根據環境參數不同去調整各頻帶的權重，達成抗雜訊的好處，此偵測器採用了以Neyman-Pearson的規範，提出了一個以自由度參數(Degree of Freedom)為基準的臨界值判斷法，在一次寬頻的掃描中可以獲得所有子頻帶的資訊跟相對應的臨界值，對於偵測效能來講可以比合作式自相關接收機高出40％以上的偵測率，而在達成同樣偵測率的情況之下偵測點數更可比能量接收機少了有75%。 接著，在硬體設計中也提出了一個適用於此設計的新型快速傅立葉轉換器，為了有效的減少複雜的旋轉因子(Non-trivial Twiddler Factor)，我們採用了混和基搭配高基低分裂基Radix-2 and Radix-2/4/8/16 的拆解來降低運算雜度，多產生的特殊旋轉因子(Trivial Ttwiddle Factor)搭配了所提出的時間共享(Timing-Sharing)技術跟特殊常數取代法，如此一來即可用簡單的位移運算器跟加法器取代多數的常數乘法器，如此一來可有效率的節省電路面積。由於使用平行處理的架構，在記憶體模組上會有大量的需求，會造成面積及功率消耗的增加，搭配了所提出的暫存器交換式(Delay Buffer Change)可以提高蝴蝶運算器的使用效率，一組蝴蝶運算器即可對兩筆同時作處理，可以把吞吐率提高為兩倍，而且可以節省其中一塊記憶體的工作週期為50%，對於高點數的快速傅立葉轉換器可以有效率的節省功率消耗。 本偵測器電路採用了暫存器交換層級語言描述(RTL)，並且經由場效可程式閘陣列(FPGA)來完成驗證，最後由UMC90奈米製成，此偵測機晶片操作在100MHz之下總功率消耗為13.06(mw)，Core area為1585X1585(μm2)，此晶片總面積為2210 X 2210 (μm2)

• 學位論文

以3D堆疊多核心微處理器為例實行佈局後之熱點分析

近年來，3D IC製程技術發展日趨成熟，用於解決傳統晶片效能和功率消耗的問題，由於導線層內的介質材料和晶片黏合材料使得3D IC散熱較傳統晶片來的不易。此外，晶圓薄化技術及熱堆疊效應使3D IC熱問題更為嚴重。高溫操作和高溫度梯度都將會使效能和晶片可靠度降低，因此在設計時就需考量3D IC內的熱效能。 佈局後實行熱點分析可在設計早期時快速檢查3D IC的熱分布來避免熱點相互作用和熱堆疊的情況發生。因此，我們結合了分析法和數值方法以及利用邏輯閘層級(gate-level)功率評估方式實行暫態和穩態熱點分析。此外，我們使用經驗公式來評估導線層的熱傳導係數，這將比使用平均熱傳導係數來得精準。 我們以3D-SIC的技術建立同質多核心微處理器架構並實行熱點分析。從模擬結果發現在3D IC內熱點不一定會發生在高功耗源的地方而是受到其他層的熱點影響，且晶圓薄化技術造成熱效能降低。導線層和黏合層內熱絕緣材料是造成3D IC散熱不易的主因，且厚度越高將使熱點面積和尖峰溫度提升，然而，TSV在黏合層可以明顯改善3D IC的熱效能。此外，我們發現未考慮導線和TSV的功耗在最上層晶片會有5.88K的峰值誤差，而使用平均熱傳導係數評估導線層會有最上層晶片1.8K的峰值誤差。

• 學位論文

超低複雜度手機與高效能閉迴路多輸入多輸出通訊設計與實現

在本篇論文中，主要是呈現一個超低複雜度手機與高效能閉迴路多輸入多輸出通訊的完整設計與實現，其內容包含先前相關研究的研讀，系統模擬與架構設計，以及系統晶片平台驗證與實現。 在傳統通訊系統，多輸入多輸出(multi-input multi-output, MIMO)技術已被廣泛使用於增加資料傳輸率以及提高系統效能，假使通道狀態資訊(channel state information, CSI)能夠進一步在發射端獲得，如此就可達到比傳統上有更好的效能。許多有關於閉迴路多輸入多輸出(colsed-loop MIMO)研究包括幾何平均分解法(geometric mean decomposition, GMD)的相關聯合收發機已經被討論過。根據這些經過充分研究的方法，本論文提出了一個發射天線選擇機制(Transmitter antenna selection, T-AS)應用於幾何平均分解法結合湯林森-何洛緒瑪預編碼 (Tomlinson-Harashima precoding, THP)的聯合收發機。在分時雙工(time-division duplex, TDD)系統，此架構加強一般幾何平均分解法結合湯林森-何洛緒瑪預編碼的效能並且補償了此方法在情況不佳的通道下之缺陷。對於不同發射天線選擇組態，由其訊雜比改善0.1dB所需的複雜度的分析結果，可以得知使用4x6的發射天線選擇是最好的決定。從浮點數模擬結果來看，當誤碼率為10-2，.i. i. d. 通道下，此提出的收發機有著比開放迴路的垂直-貝爾實驗室分層空實編碼好7dB的訊雜比改善。 從硬體複雜度觀點來看，提出許多修改與簡化架構來節省硬體的使用。對於聯合收發機設計來說，通道分解是最複雜的運算。為了省掉在手機端的幾何平均分解法運算，考慮了有效率的解碼矩陣量化與重建。利用一點點的頻寬，只傳送所需的解碼矩陣碼字到手機端，如此就可以簡化手機端的運算。相較於傳統的通道分解運算，此方法可節省手機端一半以上的運算複雜度。在場效可規劃邏輯陣列(FPGA)板上，收發機的最大操作時脈頻率可達到50 MHz，而對應的最大資料吞吐量可到達120 Mbps，此聯合收發機透過模擬和仿真的結果比對證明了功能的正確性。 最後，將聯合收發機置於系統晶片平台作實現，以軟硬體協同驗證的方法對所提出的架構作驗證與除錯。在驗證平台中，採用圖片檔案作為傳輸媒介。藉由系統晶片平台上的LCD螢幕，設計者可以直接在螢幕上看到在不同的通道環境中接收端解出來的結果。在系統晶片平台，收發機的最大操作時脈頻率可達到10 MHz，而對應的最大資料吞吐量可到達120 Mbps。