無死區效應之資料鎖相迴路與頻率合成器的新架構設計

A New Architecture Design for Data Phase-Locked Loops and Frequency Synthesizers without Dead-Zone Effects

王三輔(San-Fu Wang)

指導教授 ： 黃育賢

國立臺北科技大學/機電學院/電腦與通訊研究所/碩士(2005年)

https://doi.org/10.6841/NTUT.2005.00301

摘要

本篇論文中，我們提出一個新的架構，它可應用於資料鎖相迴路(Data Phase-Locked Loop)與頻率合成器(Frequency Synthesizer)這兩個部分。這個新的架構可以分別對資料鎖相迴路與頻率合成器的部分缺點加以改善。
針對資料鎖相迴路的部分，我們提出的架構有較低系統複雜度、最小的低通濾波電容、不會因為輸入資料中斷而使已經鎖住的頻率發散、較精細的動態鎖相範圍而不會受到計數器及脈波產生器解析度影響等優點。
頻率合成器亦被廣泛應用於各種電子產品上，尤其是通訊產品，其對於頻率解析度(Frequency Resolution)的要求更高。我們提出的架構可以解決傳統的頻率合成器所產生的死區效應，使劇跳(Jitter)量減少，以提高頻率解析度等優點。
在晶片設計上，針對50MHz~500 MHz的頻帶，設計一個3.3V操作電壓的無死區效應之頻率合成器，整個晶片以台灣積體電路製造公司 TSMC 0.35μm 2P4M CMOS製程來實現，晶片面積為0.903mm × 1.020mm。

關鍵字

資料鎖相迴路 ； 頻率合成器 ； 相位頻率偵測器 ； 電荷充放器 ； 迴路濾波器 ； 壓控振盪器

並列摘要

In this thesis, we propose a new architecture used in data phase-locked loops and frequency synthesizers. Some characteristics will be improved when we use the proposed architecture.
We proposed the data phase-locked loop which has system simple, smaller capacitances and resistances, high resolution, transient locking time and does not divergent without data signal input.
Advantages of the proposed data phase locked-loop also can be used in frequency synthesizer. The proposed frequency synthesizer has zero-dead-zone and decrease jitter effect.
The proposed circuit was implemented with TSMC 0.35μm 2P4M CMOS process. It occupies an active area of 0.903mm × 1.020mm.

並列關鍵字

Data Phase-Locked Loop ； Frequency Synthesizer ； Phase Frequency Detector ； Charge Pump ； Loop Filter ； Voltage Controlled Oscillator

參考文獻

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