一個有效率機制針對可變動延遲電路設計之效能最佳化

An Efficient Mechanism for Performance Optimization of Variable-Latency Designs

王大中(Da-Chung Wang)

指導教授 ： 張世杰

國立清華大學/電機資訊學院/資訊工程學系/碩士(2006年)

https://doi.org/10.6843/NTHU.2006.00112

摘要

中文摘要

隨著電路速度需求越來越快，頻率也要求越來越高，單單只憑縮短最長路徑(critical path)的延遲已經很難有效地將電路加速，這樣嚴重的趨勢，會帶給IC工程師和電腦輔助軟體必須額外付出很大的代價在電路延遲的最小化上。傳統上的設計必須將clock cycle time滿足最長路徑的時序，然而，最長路徑發生的機率卻是微乎其微，這表示傳統上的設計是過於悲觀的。因此，在這篇論文中，我們提出一個不同於傳統的方法來提升電路效能，並且可以讓電路的產能大幅提升。我們基本的概念是全自動將一個固定延遲的電路轉換成一個可變動延遲的電路，依據電路所需要運算的時間，動態調整延遲，這樣的方法可以平均用較少的時間完成一次電路的執行，進而提升電路的產能。因此，此篇論文提出一個完整的電路時序分析流程，並且實作出一個系統能精確地偵測出最長路徑發生的條件。根據MCNC benchmarks大量實驗的結果，那些沒有使用我們方法的電路，在使用我們的方法之後，產能平均可以大幅被提升43.97%。

關鍵字

電路效能 ； 電路產能 ； 可變動延遲 ； 最長路徑 ； 時序分析 ； 電路合成

並列摘要

Abstract

In high-performance system, it is difficult to speed up combinational circuits simply by reducing their critical path delays. Therefore, for the optimization of circuit performance, most IC designers and CAD tools put substantial efforts in minimizing the delay of critical paths. However, critical paths may be rarely activated. This thesis proposes a performance optimization paradigm called Tele-Microscopic Logic (TML) for increasing the throughput based on critical path rarely activated digital systems. The basic idea consists of transforming fixed latency units into variable latency ones that run with a faster clock cycle. This mechanism can improve the average throughput of speed critical designs automatically. In this thesis, we provide an accurate timing analysis and precise critical path activation logic. According to the experimental results, obtained a large set of MCNC benchmarks, the average throughput improvement result is better 43.97% than the circuits without our approach.

並列關鍵字

circuit performance ； circuit throughput ； variable latency ； critical path ； timing analysis ； circuit synthesis

參考文獻

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References