低功率類比式低密度同位元校驗碼解碼器晶片設計

IC Design of Low-power Analog LDPC Decoder

張隆盛(Lung-Sheng Chang)

指導教授 ： 李文達

國立臺北科技大學/電資學院/電腦與通訊研究所/碩士(2012年)

摘要

本論文提出一新型低功率類比式低密度同位元校驗碼解碼器晶片設計。此電路架構是以低密度同位元校驗碼為設計基礎，其常見演算法為和積演算法及最小和演算法，而最小和演算法是經由和積演算法化簡而來，由公式推導過程中得知，乘法器具有取最小值的特性，所以本論文採用最小和演算法設計電路為主，並以乘法器作為校驗電路之基礎，不僅有助於提升電路解碼速度，且整體電路以電流模式電路實現，可有效化簡電路複雜度，進一步降低了整體電路的功率消耗以及晶片面積，達成低功率和低成本之訴求。
最後我們以TSMC 0.18μm 1P6M CMOS 製程技術設計驗證，此晶片包含14996顆電晶體，其工作電壓為1.8V，解碼速度為32-Mb/s，功率消耗為4.26mW，功率速度比為0.13nJ/b，整體晶片面積為1.198*1.123mm2，不含I/O PAD面積為0.805*0.685mm2。

關鍵字

類比式解碼器 ； 低密度同位元校驗碼 ； 最小和演算法 ； 電流模式電路 ； 吉爾伯特乘法

並列摘要

This thesis proposed a new low-power analog low-density parity check (LDPC) code decoder chip design. This circuit architecture based on low-density parity check codes. The common algorithm has the sum-product algorithm and the min-sum algorithm. The latter is simplified from the sum-product algorithm. On the handling formula process, we can find the multiplier characteristic with taking the minimum, so the min-sum algorithm is used in the circuit design. Besides, the multiplier can also increase the circuit decoding speed. Finally, the whole circuit is implemented by current-mode. It will effectively reduce the circuit complexity, further reduce the overall circuit power consumption and chip area, and reached the demands of the low power and low cost.
The proposed analog LDPC decoder is implemented by using TSMC 0.18μm 1P6M CMOS technology. 14996 transistors are used in this chip. When the throughput and supply voltage is 32 Mb/s and 1.8V respectively, the power consumption is only 4.26 mW. The power/speed ratio is 0.13nJ/b. The chip size is 1.198*1.123 mm2, and not including I/O PAD size is 0.805*0.685mm2.

並列關鍵字

Analog Decoder ； LDPC ； Min-sum algorithm ； Current Mode ； Gilbert Multiplier

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